модель в симулинке Опции

[_Anatoliy]

Как правильно построить модель с применением Enabled and Triggered Subsystem чтобы её поведение было аналогично поведению проекта в FPGA(по задержкам сигнала)?Два подряд установленных блока Triggered Subsystem переносят данные со входа первого на выход второго по одному фронту.

[MKS]

Внутри каждого блока вероятно должно быть как минимум по одной задержке на такт