Оптимальный вариант Ethernet на FPGA Опции

[Acvarif]

Читал и перечитывал разные даташиты и так пока и не пришел к одному оптимальному варианту построения Ethernet (10/100 Mbps) на (Fpga+ MAC) + PHY или FPGA + (MAC and PHY).

Вариант1. Пытаюсь оценить реализацию на XC6SLX9 http://starterkit.ru/html/index.php?name=s...=view&id=60 + Ks8721BL
По документации на MicroBlaze - он займет 512 Slices из 1,430 имеющихся в XC6SLX9, но к нему еще нужно будет пристроить IP EMAC.
Вопрос к знатокам. Сколько займет места EMAC?

Вариант2. XC6SLX9 (или любой подобный Altera) + AvrCore(http://opencores.org/project,avr_core) + ksz8851 (http://www.micrel.com/_PDF/Ethernet/ksz8851_pb.pdf)
SPI в этом варианте вроде неплохо, да и процессор вроде бесплатный, но кто его пробовал? Он вообще рабочий?

Может еще есть варианты?
Поделитесь please, как оптимальней поступить, чтобы не загрузнуть в самом начале.

Сообщение отредактировал Acvarif - Aug 19 2011, 10:40

[Acvarif]

Большое спасибо.
Вы меня обнадежили.

я делал несколько систем с ниос и ethernet на корках альтеры и на открытых, пробовал с PHY от Marvell, Micrel, SMSC. некоторые проекты выкладывал тут. их можно легко портировать их на вашу DE0

Если не сложно, дайте ссылку на Ваши проекты. Надеюсь для начала будет достаточно.
У меня пока задача минимум связать FPGA с PC, например в режиме UDP (запрос от PC на FPGA и ответ FPGA)
Буду пробовать.
Главное, Вы меня обнадежили, что DE0 + PHY для этого будет достаточно.