Фронт выходного сигнала Virtex 6, Для CMOS2.5 Опции

[Tpeck]

Добрый день.


Кто-нибудь может подсказать, какое время нарастания выходного сигнала у ПЛИС Virtex6 серии LX в режиме CMOS2_5?
Как оно меняется при использование атрибута slew rate "fast" и "slow".

Всем спасибо.

[DmitryR]

Это в широких пределах зависит от нагрузки. Можно взять симулятор (Hyperlynx), загнать туда IBIS модель и посмотреть.

[Tpeck]

Это в широких пределах зависит от нагрузки. Можно взять симулятор (Hyperlynx), загнать туда IBIS модель и посмотреть.

А тестовых вариантов нету?
Вроде 10 пФ и 10 кОм или как-то так...

Hyperlynx никогда не использовал.

Он может группы линий моделировать с взаимных влиянием друг на друга?
Сложный в освоение?