Как работают быстрые умножители? Опции

[BarsMonster]

Сабж.
Как сумматор с ускоренным переносом работает - в принципе понятно.
Но как умножение за 1 такт делают (32*32->32/64) - вот это не понятно.
Кто подскажет? Или покажите книжку по этой теме.

Также, для ASIC как генерируются такие схемы? Есть какие-то генераторы? Или руками, на Verilog/VHDL?

[YuryL]

Обычно выбираем стратегию синтеза, метод оптимизации - по площади, по времени ...
Задаем временные ограничения. В соответствии с этими исходными данными синтезатор
выбирает подходящую архитектура модуля. Например, у синопсиса доступно 5 видов
архитектуры умножителей.

Multiplier Synthesis Implementationsa:

csa Carry-save array synthesis model
nbw Either a non-Booth (A_width+B_width ≤ 41) or a Booth Wallace-tree
(A_width+B_width > 41) synthesis modelb
wall Booth-recoded Wallace-tree synthesis model
mcarch MC-inside-DW Wallace-tree DesignWare
csmult MC-inside-DW flexible Booth Wallace DesignWare

During synthesis, Design Compiler will select the appropriate architecture for your constraints.
However, you may force Design Compiler to use one of the architectures described in this table.