FPGA cyclone 5K/10K pin 142 в чем может дело?, помогите с этим пином. он чудит. Опции

[123kill12]

Если кто знает или догадывается почему это происходит.

есть FPGA Cyclone 5K на 144 ноги и есть такой же но с 10К. проект был разработал на 10K c использованием сигналтэп. после чего был сигналтэп был удален и проект переведен на 5К. все работает великолепно. Платы даже менять не пришлось так как оба чипа идентичны. но вот возникла проблема. есть 8 входов на которые идут сигналы в манчестерском коде. расшифровываются верно. на 10К работает замечательно. а на 5К когда подрубаешь сигнал на 4 вход(он заведен на 142 ногу FPGA) плисина начинает чудить(если не подрубать все кроме именно его тоже норм). причем не могу понять как(сигнал теп уже не залить проект занимает места под 4,5К из 5К). в программе на блоке что преобразует манчестер в параллельный поменял вход 3 на вход 4, а 4 на 3. все работает прекрасно. пытаюсь как то станцевать от этого и на выходе модуля(который преобразует манчестер в параллельный) меняю выход 3 на 4 и 4 на 3. и снова плис начинает чудить. но проверено что на 10К все работает.

Жду советов.
Резать плату, если не разберусь буду тока в четверг. так что можно пока более гуманные советы. а потом.....

[123kill12]

может это и лишнее но постараюсь описать проект.

есть контроллер STM32 и к нему по шине подключен ASIC и FPGA.
FPGA отвечает за высокочастотную часть, ASIC за комуникацию, а контроллер отвечает за управление как FPGA так и ASIC, получает и передает данные, полученные с FPGA, через ASIC. FPGA находится на одной плате, а контроллер и ASIC на другой. одна ставиться сверху на другую.

понятно что шина данных должна быть в двунаправленная.
(Если запускать плату с контроллером. все работает великолепно. Для того чтоб разработать проект спаяли плату с EP3C10E144. и вот на нем все работает и сейчас. для проверки спаяли еще одну такую же плату и с ней таже котовасия.)

В FPGA нужно сделать управление направлением на шине. делаю так. (блок большой много входов и выходов, сделал как память: тоесть если адрес такой то то данные с шины идут на этот выход или с такого то входа передать в шину)


и как только подрубаю один из каналов, причем от прошивки к прошивке он меняется, он как то наводится или что то еще ASIC отваливается.
может все же управление шиной я не так сделал?

[sazh]

есть контроллер STM32 и к нему по шине подключен ASIC и FPGA.
сделал как память: тоесть если адрес такой то то данные с шины идут на этот выход или с такого то входа передать в шину

Если правильно перевел, то FPGA сидит в адресном пространстве контроллера.
В цикле записи контроллер выдает данные в FPGA, в цикле чтения - читает данные из FPGA.

Если проект FPGA корректно работает на частоте 100 Мгц, посмотрите как взаимодействуют разные клоковые домены, коммутация каналов манчестера при цикле чтения контроллером STM32 (clk100, cs, wr, rd)