Память STMicroelectronics, моделирование, sdf Опции

[Jhonny.]

Здравствуйте. У нас в проекте используются ROM и RAM памяти от ST. Возникли некоторые проблемы с моделированием нетлиста с задержками. Проблемы следующие:

1. Выгрузка sdf: в верилог-модели памяти прописаны пути для Q_data, Q_glitch, тогда как выходным портом является порт Q. В .lib также нет никаких Q_data. Соответственно при аннотации эти пути не подцепляются.
В поставке памяти есть папка SYNOPSYS_PT с map файлами, с помощью которых из .lib как-то вытаскиваются нужные пути. Но как пользоваться этими файлами не знаю, смотрел команду write_sdf в документации к DesignCompiler, про map ничего не нашел. Может кто подскажет, что с ними делать?

2. Вот диаграмма чтения из ячейки:


Судя по докам, между th и taa на выходе Q висит неопределенное значение, а при моделировании выводятся иксы. Для worst случая th = 2.803 ns, taa = 6.598 ns. Получается почти 4 нс на выходе - иксы.
Соответствует ли это поведению реальной памяти? И нужно ли как-то смещать клок памяти относительно клоков триггеров при построении дерева?

Заранее спасибо

[cdsinit]

Судя по докам, между th и taa на выходе Q висит неопределенное значение, а при моделировании выводятся иксы. Для worst случая th = 2.803 ns, taa = 6.598 ns. Получается почти 4 нс на выходе - иксы.
Соответствует ли это поведению реальной памяти? И нужно ли как-то смещать клок памяти относительно клоков триггеров при построении дерева?

Если в комплекте файлов имеется spice-netlist (*.sp *.cdl), то при наличие моделей транзисторов и симулятора его можно промоделировать.
Скорее всего иксы в Verilog закрывают тот временной промежуток, где существует ненулевая вероятность смены данных Q.
При попытке снятия данных с шины Q в промежуток неопределенностии может быть получено, как правильное значение, так и оставшееся после предыдущего чтения.
(либо ерунда, если попали точно на переход)