Mad MakcЕсть подозрение,что у вас ошибка в подходе к проектированиюНаверняка не без этого - опыта у меня в проектировании на FPGA мало, да и сам проект достался мне "по наследству" от другого человека. В последнее время часто переделываю те или иные кусочки, чтобы было красивее и грамотнее.
Значит так. Есть тактовый сигнал 12 Мгц, который затем умножается до 120 и используется везде, где нужна быстрая реакция. Только вот местами синхронизация от 120 Мгц идёт как по фронту, так и по спаду (разные части одной схемы).
Есть второй тактовый сигнал 3,6864 Мгц, который предназначен для UART, но я его использую ещё для некоторых других схем.
UART выполнен отдельным компонентом, коих в системе 2 шт. И хотя к обоим компонентам подключается один и тот же тактовый сигнал 3,6 Мгц, насколько я понял, Xilinx ISE занял под каждый из них отдельный глобальный клок (молойца, однако).
Есть ещё 2 одинаковых компонента N, где используется тактовый сигнал 120 Мгц и он же поделенный на 128 (им тактируется почти вся схема компонента). Поделен сигнал логикой. Но вот под каждый из них, похоже, ISE тоже выделил по линии глобал клока.
И ещё есть парочку сигналов не тактовых, но которые было бы очень желательно завести на быструю линию: строб импульсы разрешения записи/чтения асинхронного интерфейса EMIF к процессору. Сейчас обмен данными с процессором идёт с периодом примерно 50 нс (одно слово - 16 бит), но планируется в будущем сократить это время до 20..25 нс или вообще сделать интерфейс синхронным (но об этом я пока ещё не думал серьёзно).
Чтобы гарантированно посадить нужные сигналы на линии Global Clocks выход вашего модуля синхронизации подключите к компоненту BUFGПопробовал. ISE ругается, что больше нет свободных линий
Spartan3 - Global Clock Network
Mar 22 2006, 11:46
