Борьба с времянками, Гуру помогите Опции

[D-Luxe]

Нужно срочно придумать решение для борьбы с времянками.

Скажите какая нужна информация о проекте. Напишу.

[D-Luxe]

Проект не проходит по одной частоте:

* TS_client_rx_clk0 = PERIOD TIMEGRP "clk_client_rx_clk0" 7.2 ns
Check 8.424ns
Worst Case Slack -1.224ns.


Настройки синтезатора, маппера дефолтные в EDK.

Все критические пути - передача данных между Coregen'овскими FIFO. (Т.е. при перекладывании из одного FIFO в другое, размеры FIFO - 2, 8, 64 Кбайт)

ПЛИС - Virtex 4-FX20. Заполненность кристалла - 63%.

[Bad0512]

Проект не проходит по одной частоте:

* TS_client_rx_clk0 = PERIOD TIMEGRP "clk_client_rx_clk0" 7.2 ns
Check 8.424ns
Worst Case Slack -1.224ns.


Настройки синтезатора, маппера дефолтные в EDK.

Все критические пути - передача данных между Coregen'овскими FIFO. (Т.е. при перекладывании из одного FIFO в другое, размеры FIFO - 2, 8, 64 Кбайт)

ПЛИС - Virtex 4-FX20. Заполненность кристалла - 63%.

7.2нС для Виртекса4 - это смех просто. Видимо проблема где-то у вас в коде-настройках-директивах UCF для тайминг аналайзера.
Телепаты отдыхают, выкладывайте проект (или мелкий проектик где ваша проблема видна явно).

[DmitryR]

Не скажу ничего нового - для FX применение PlanAhead еще более актуально, чем для кристаллов без процесора. Потому что как по собственной инициативе фиттер вокруг процессора логику раскладывает - я каждый раз диву давался.

Но еще бывает, что выводы неудачно расположены. Ведь шины у процессора выходят из определенного места, и если пины, куда выводятся выводы блоков с этой шины расположены с другой стороны кристалла - приходиться делать аццкие конвейеры, чтобы дотянуться.