Борьба с времянками, Гуру помогите Опции

[D-Luxe]

Нужно срочно придумать решение для борьбы с времянками.

Скажите какая нужна информация о проекте. Напишу.

[D-Luxe]

Проект не проходит по одной частоте:

* TS_client_rx_clk0 = PERIOD TIMEGRP "clk_client_rx_clk0" 7.2 ns
Check 8.424ns
Worst Case Slack -1.224ns.


Настройки синтезатора, маппера дефолтные в EDK.

Все критические пути - передача данных между Coregen'овскими FIFO. (Т.е. при перекладывании из одного FIFO в другое, размеры FIFO - 2, 8, 64 Кбайт)

ПЛИС - Virtex 4-FX20. Заполненность кристалла - 63%.

[bogaev_roman]

Все критические пути - передача данных между Coregen'овскими FIFO. (Т.е. при перекладывании из одного FIFO в другое, размеры FIFO - 2, 8, 64 Кбайт)
ПЛИС - Virtex 4-FX20. Заполненность кристалла - 63%.

Т.е. я так понимаю, что у Вас большое время распространения сигнала от одного fifo до другого без дополнительной логики и при большой загруженности кристалла все очень плохо разводится. Тут проще всего planahead'ом раскидать проблемные блоки и закрепить, как уже советовали DmitryR и VladimirB