Цитата(BSACPLD @ Oct 3 2011, 09:14)

Вот генератор Verilog/VHDL кода для расчёта CRC:
Я им раньше и пользовался, когда данные шли по байтно или по словно. А вот когда на вход поступает 8-мь байт, то для того чтобы обработать последнее, неполное слово пакета приходитсясильно извращаться, чтобы по частоте всё поместилось.
А у Вас с Альтеровской коркой тоже не получилась, или просто не удобно пользоваться было?