Плохие тайминги в CycloneIII Опции

[juvf]

Собрал проект на CycloneIII c Nios-ом. В ниосе есть ддр контроллер и lvds приемник. При компиляции критические ошибки. Не проходит анализ тайменгов по контроллеру ддр и лвдс. ДДР - контроллер альтеровский, ЛВДС - это тоже альтеровская корка.

В констрейнах прописано:

Код

set_time_format -unit ns -decimal_places 3

derive_clock_uncertainty
create_clock -name {clk1} -period 20.000 -waveform { 0.000 10.000 } [get_ports {clkADC}]
create_clock -name {clk2} -period 40.000 -waveform { 0.000 20.000 } [get_ports {clkFPGA}]

Почему тайменги не проходят и как с этим бороться? В какую сторону идти? Может надо как-то хитро констрейны прописывать?

Эскизы прикрепленных изображений

 

[Kuzmi4]

2 juvf
а что именно пишут в "Worst Case Timing Paths" ??

[juvf]

Ого! звоните срочно в книгу рекордов Гиннеса

Ой..... не 150, а половина. т.е. 75. Когда ддр работал 200, ниос работал на 100 МГц.

2 juvf
а что именно пишут в "Worst Case Timing Paths" ??

Слона и не заметил. Раскрыли глаза. Не проходил клок от ддр и от лвдс по моим самописным блокам. В блоках было много последовательных операторов "=". Подправил на "<=" и в мегакорке altsqrt была задержка 1 такт. Сделал 5. Ошибки исчезли.
Спасибо!!!

Сообщение отредактировал juvf - Oct 17 2011, 06:03