Как можно оптимизировать код? Опции

[keeka]

Добрый день, народ.

Закончил свою первую работу - модулятор ЧМ2.
Код написан на VHDL.
Подскажите, пожалуйста, что можно было сделать лучше, оптимальней, чтобы лучше работало. Чувствую, что сделал все очень коряво
на вход clk подается clock, на вход reset - информационные биты. Все в формате boolean. Ну и выход в формате integer.

 fsk_modulator.vhd ( 1.21 килобайт ) Кол-во скачиваний: 237

[keeka]

Мне на самом деле очень интересна тема автоматической генерации HDL-кода.
Скажем, разработчик алгоритмов создал модель, к примеру в матлабе, отладил ее, а дальше HDL-Coder матлабовский генерит код, а разработчик уже отлаживает его вручную.
Там же по сути можно код генерить для конкретной ПЛИС, в составе конкретной отладочной платы. Я давно занимаюсь этим вопросом, но пока не вдавался глубоко именно в реализацию в ПЛИС, больше разбирался, каким образом можно генерить код.

Как считаете, такой метод разработки заслуживает жизни? Или прошивки, полученные таким путем на порядок медленнее и объемнее написанных вручную?

По сути ведь если идеализировать такую ситуацию, разработчику вообще не обязательно уметь программировать.

Сообщение отредактировал keeka - Oct 18 2011, 12:23

[VladimirB]

Мне на самом деле очень интересна тема автоматической генерации HDL-кода.
Скажем, разработчик алгоритмов создал модель, к примеру в матлабе, отладил ее, а дальше HDL-Coder матлабовский генерит код, а разработчик уже отлаживает его вручную.
Там же по сути можно код генерить для конкретной ПЛИС, в составе конкретной отладочной платы. Я давно занимаюсь этим вопросом, но пока не вдавался глубоко именно в реализацию в ПЛИС, больше разбирался, каким образом можно генерить код.
Как считаете, такой метод разработки заслуживает жизни? Или прошивки, полученные таким путем на порядок медленнее и объемнее написанных вручную? По сути ведь если идеализировать такую ситуацию, разработчику вообще не обязательно уметь программировать.

Лучше приведу пример из жизни:
У нас вот практически все задачи крутятся вокруг цифровой обработки сигнала, однако, большую часть времени (95%) разработчики занимаются вовсе не ЦОСом.

Сгенерировать цифровой фильтр хоть в матлабе, хоть в корегене - делов на 10 минут. Но сам по себе фильтр вещь в себе - данные для него нужно откуда-то взять, а выходные данные куда-то подать - а это высокоскоростные интерфейсы, где матлаб отдыхает. Таких слов как LVDS, DDR, SERDES, TrimodeEthernetMAC, PCIE, USB 2.0 - матлаб не знает. Также часто требуется работа с внешней памятью типа ZBT SRAM, SDRAM, DDR2 SDRAM и др. - тоже матлаб в ауте.

Но даже типовые задачи ЦОС матлабу не всегда под силу: например, попробуйте создать DDS (синтезатор прямого цифрового синтеза) для генерации синуса с помощью ЦАП AD9739 с тактовой частотой 2.5ГГц (при том что максимальная тактовая частота в топовом Virtex6 - 500МГц).

Ну а борьба с времянками - это вообще шаманство и пляски с бубном .

[des00]

Но даже типовые задачи ЦОС матлабу не всегда под силу: например, попробуйте создать DDS (синтезатор прямого цифрового синтеза) для генерации синуса с помощью ЦАП AD9739 с тактовой частотой 2.5ГГц (при том что максимальная тактовая частота в топовом Virtex6 - 500МГц).

я сделал такое как раз в матлабе, а потом ручками за 10 минут в код перенес.

[sazh]

я сделал

Вопрос по Вашим статьям TimeQuest в Компонентах и Технологиях.
Можно ли где качнуть файлы *.sdc к рассматриваемым примерам.
(у меня 11тый квартус ругается на set_clock_groups в примере module mapper Порождение новой тактовой частоты с помощью PLL)

[des00]

Вопрос по Вашим статьям TimeQuest в Компонентах и Технологиях.
Можно ли где качнуть файлы *.sdc к рассматриваемым примерам.
(у меня 11тый квартус ругается на set_clock_groups в примере module mapper Порождение новой тактовой частоты с помощью PLL)

хмм, крайне странно, т.к. команда распространенная. нужно либо читать хелп (может ее заменили) лио смотреть проект (может ошибка).