Matlab_simulink_System_generator, непонятка с clk в Black Box Опции

[Sanya_32]

Использую Matlab_simulink_System_generator в проекте тактовый сигнал устанавливается Xilinx_System_Generator, не понятно как в Black Box подключить,добавить сигнал clk от Xilinx_System_Generator в vhdl-код используемом в Black Box?

[mihalevski]

Использую Matlab_simulink_System_generator в проекте тактовый сигнал устанавливается Xilinx_System_Generator, не понятно как в Black Box подключить,добавить сигнал clk от Xilinx_System_Generator в vhdl-код используемом в Black Box?

Может Xilinx_System_Generator заменить внешним тактовым сигналом генерируемом Simulinkom:
simulink -> HDL Cosimulation -> Clocks ->Full HDL Name{Xilinx_System_Generator}+Enge{Rising}+Period{xxxps}.
Этот сигнал даже ненужно подводить к HDL Cosimulation. Это будет глобальный тактовый сигнал. Кстати у цифровых фильтров должен быть тактовый вход поскольку это позволяет при правилльном проектировании фильтра получить экономию логических ключей в: Sampl / Clocks (раз).

[litv]

Может Xilinx_System_Generator заменить внешним тактовым сигналом генерируемом Simulinkom:
simulink -> HDL Cosimulation -> Clocks ->Full HDL Name{Xilinx_System_Generator}+Enge{Rising}+Period{xxxps}.
Этот сигнал даже ненужно подводить к HDL Cosimulation. Это будет глобальный тактовый сигнал. Кстати у цифровых фильтров должен быть тактовый вход поскольку это позволяет при правилльном проектировании фильтра получить экономию логических ключей в: Sampl / Clocks (раз).

Какие клоки у цифровых фильтров, каких ???? Ничего не должен быть. FIR Complier 5.0. по умолчанию стоит Hardware Oversampling Specification - Maximum possible. Все экономится без Вас - автоматом. Вход у фильтра - только данные. Может Вы про старые DA FIR - так там тоже внутри Hardware Oversampling просто указать.
Делаю кучу проектов в System Generator - нигде клока нет. Разбирайтесь....