Как ClkIn с обычного пина передать на GBUF, Xilinx Опции

[Костян]

Есть обычный порт ввода/вывода. На него поступает сигнал тактирования ClkIn. Как его передать на GBUF внутри плис так, чтобы фаза тактового сигнала на порте совпадала с фазой GBUF ?
DCM есть в наличии.

[Boris_TS]

Есть обычный порт ввода/вывода. На него поступает сигнал тактирования ClkIn. Как его передать на GBUF внутри плис так, чтобы фаза тактового сигнала на порте совпадала с фазой GBUF ?
DCM есть в наличии.

Т.к. телепаты после летних отпусков сразу впали в зимнюю спячку, то прийдётся задать ряд вопросов:
1. И главное: какая ПЛИС используется ?
2. С какой точностью необходимо обеспечить совпадение фронтов ?
3. Какая частота сигнала ?
4. Сколько и каких линий данных привязано к этому тактовому сигналу ?
5. На какой частоте передаются данные (т.е. есть там DDR/QDR и пр. заморочи) ?
6. Какая среда используется ?

[Костян]

Т.к. телепаты после летних отпусков сразу впали в зимнюю спячку, то прийдётся задать ряд вопросов:
1. И главное: какая ПЛИС используется ?

Ну дело не совсем в типе ПЛИС , а в идеи подключения.
Использую Virtex4..6

2. С какой точностью необходимо обеспечить совпадение фронтов ?

до градуса.

3. Какая частота сигнала ?

50Мгц

4. Сколько и каких линий данных привязано к этому тактовому сигналу ?

1

5. На какой частоте передаются данные (т.е. есть там DDR/QDR и пр. заморочи) ?

SDR и DDR

6. Какая среда используется ?

ISE.


Еще раз опишу проблему более раскрыто.
Допустим есть АЦП, которая гонит поток данных и сигнал синхронизации.
Сигнал синхронизации заходит в ПЛИС на обычный пин I/O (не GCLK). Внутри ПЛИС он расспространяется по линиям до GBUF и затем до DCM. C выхода DCM сигнал clk0 тактирует входные триггеры(стоят в лапах), которые принимают поток данных от АЦП.

Учитывает ли ISE задержку распространения от порта I/O до GBUF тактового сигнала ? Либо эту задержку нужно вручную смотреть и корректировать фазу в DCM?

[VladimirB]

Ну дело не совсем в типе ПЛИС , а в идеи подключения.
Использую Virtex4..6
...
Учитывает ли ISE задержку распространения от порта I/O до GBUF тактового сигнала ? Либо эту задержку нужно вручную смотреть и корректировать фазу в DCM?

Конечно не учитывает, иначе зачем тогда нужны клоковые ноги.
DCM выравнивает фазу выходного клокового дерева относительно своего входа.

Но если вы используете V4-6, то там во всех банках полно пинов типа "Clock Capable" (CC, SRСС и MRCC) и вполне логично тактовые сигналы от всяких АЦП заводить на них - даже лучше будет работать для высокочастотных клоков т.к. Clock Skew будет меньше и драгоценные DCM не тратятся. Схема тактирования конечно отличается, но почитайте Clocking Resources User Guide и всё получится.

[Костян]

Но если вы используете V4-6, то там во всех банках полно пинов типа "Clock Capable" (CC, SRСС и MRCC) и вполне логично тактовые сигналы от всяких АЦП заводить на них

Насколько я помню. Эти пины обеспечивают только Low Capacitance и Low inductance.
Вопрос остается открытым, как рассчитать задержку от входного пина до GBUF и , что более важно, сделать ее постоянной от сборки к сборке проекта ?