Как ClkIn с обычного пина передать на GBUF, Xilinx Опции

[Костян]

Есть обычный порт ввода/вывода. На него поступает сигнал тактирования ClkIn. Как его передать на GBUF внутри плис так, чтобы фаза тактового сигнала на порте совпадала с фазой GBUF ?
DCM есть в наличии.

[SFx]

еще хочу заметить, (в Virtex 5, точно) что не на все ножки которые "Clock Capable" можно заводить Single-Ended Clock (не дифференциальный). В случае, если Clock односигнальный, его нужно заводить на "_P" вход, (ни в коем случае не на "_N" ) потому, что к связке BUFIO + BUFG можно его только присоединить только сигнал с положительного входа *СС*_P.


иначе только на BUFG с констрейном NET "_CLK_" CLOCK_DEDICATED_ROUTE = FALSE; и наедятся, что на серии ничего не поплывет....