CycloneIV GX, PLL, как правильно завести клоки Опции

[torik]

Cyclone IV GX 150...

Вот смотрю структурную схему с PLL-ками.

Хотелось бы подключать минимум внешних клоковых сигналов. Предположим, заведу лишь 85 МГц на CLKIO4. Тогда, согласно схеме на рисунке 5-3 (стр. 74) можно подать этот внешний клок на PLL4, PLL3. А уже с этих PLL передать на все остальные PLL, т.к. можно каскадировать.

Не вижу такой возможности в схеме, но реально ква свободно развел этот клок и на другие PLL, лишь предупредив:

Critical Warning: PLL "qsys_top:u0|qsys_top_altmemddr_1:altmemddr_1|qsys_top_altmemddr_1_controlle
r_phy:qsys_top_altmemddr_1_controller_phy_inst|qsys_top_altmemddr_1_phy:qsys_top_
altmemddr_1_phy_inst|qsys_top_altmemddr_1_phy_alt_mem_phy:qsys_top_altmemddr_1_ph
y_alt_mem_phy_inst|qsys_top_altmemddr_1_phy_alt_mem_phy_clk_reset:clk|qsys_top_al
tmemddr_1_phy_alt_mem_phy_pll:pll|altpll:altpll_component|altpll_5ok3:auto_genera
ted|pll1" input clock inclk[0] is not fully compensated because it is fed by a remote clock pin "Pin_AF13"

Чем грозит подобное предупреждение (в частности для трансиверов, которые будут задействованы все)?

Вообще какие проблемы могут возникнуть, если я заведу всего-лишь один клок и при этом даже не на REFCLK? В частности для работы трансиверов...

[torik]

Попробовал просто добавить 4 PLL + 2 автоматом в DDR2 - на этапе анализа показывает, что использует 6 PLL, а на фиттере уже 4. Как это он их так оптимизирует...

с MPLL есть там ограничения, у нас сделали плату, а потом генераторы другие паяли что бы MPLL завести в нужном режиме %)

какие ограничения?

[des00]

какие ограничения?

что-то там с каскадированием как раз. мне объясняли, но я забыл, т.к. с этими чипами не работаю