Работа с несколькими источниками сигнала для одного компанента, Quartus II Опции

[Lixlex]

Здравствуйте, товарищи! Столкнулся при освоении QUARTUS c одной проблемой, очень неприятной для меня. Для наглядности опишу ситуацию:
У нас есть 8-битный регистр даннные в который заносятся по шине data[7..0]. Таким образом получается, что кроме как через эту шину не как не смогу занести в него данные. А мне нужно управлять отдельными битами регистра, но по другой линии. Посоветуйте пожалуйста как это по красивее сделать? Буду благодарен за пример схемы или кода на AHDL.
Напрашивается 2 способа :
1)Ставить мультиплексор, но тогда не очень удобно получится - ведь мне нужно управление лишь отдельными битами регистра
2) ставить перед входом регистра двувходовое " логическое И" на те биты, которыми надо управлять по второй линии - это пожалуй то что мне нужно но опять же не могу сделать так чтобы схема не была громоздкой.
Подскажите как это сделать правильно

[Lixlex]

по вашим совету немного поковырял верилог.

Код

module TMODE (in_dta, s_gate1, s_ct1, out_dta);

input[7:0] in_dta;
input s_gate1;
input s_ct1;

output[7:0] out_dta;

reg[7:0] out_dta; //регистр
wire s_ct1, s_gate1; //отдельные линии для установки битов
wire[7:0] in_dta; //шина по которой заносится байт целиком

always @(s_ct1, s_gate1, in_dta)
begin
    out_dta[7]=in_dta[7]|s_gate1;
    out_dta[6]=in_dta[6]|s_ct1;
    out_dta[5:0]= in_dta[5:0];
end
endmodule

В целом все работает как я хотел за исключением того что данные на выходе не фиксируются. Не подскажите как вместо регистра reg добавить dff?



Сообщение отредактировал Lixlex - Nov 8 2011, 15:20

[barabek]

по вашим совету немного поковырял верилог.

Ну так другой разговор

Не совсем в курсе логики Вашей конкретной задачи, но это уже Вы сами справитесь.
По поводу регистра. Вы хотите, что бы данные фиксировались. Следовательно должна получиться синхронная схема (и это правильно), а это в свою очередь требует присутствие в схеме клока. И тогда Ваш код незначительно изменится:

Код

module TMODE (clk,in_dta, s_gate1, s_ct1, out_dta);
input[7:0] in_dta;
input s_gate1;
input s_ct1;
input clk;
output[7:0] out_dta;
reg[7:0] out_dta; //регистр
wire s_ct1, s_gate1; //отдельные линии для установки битов
wire[7:0] in_dta; //шина по которой заносится байт целиком
//always @(s_ct1, s_gate1, in_dta)
always @(posedge clk) //регистр, защелкивающийся по переднему фронту клока
begin
     out_dta[7]<=in_dta[7]|s_gate1;//В этих строках заменяем блокирующее (=) на неблокирующее(<=) присваивание, оно здесь больше подходит по смыслу
     out_dta[6]<=in_dta[6]|s_ct1;
     out_dta[5:0]<= in_dta[5:0];
end
endmodule