CycloneIV GX, PLL, как правильно завести клоки Опции

[torik]

Cyclone IV GX 150...

Вот смотрю структурную схему с PLL-ками.

Хотелось бы подключать минимум внешних клоковых сигналов. Предположим, заведу лишь 85 МГц на CLKIO4. Тогда, согласно схеме на рисунке 5-3 (стр. 74) можно подать этот внешний клок на PLL4, PLL3. А уже с этих PLL передать на все остальные PLL, т.к. можно каскадировать.

Не вижу такой возможности в схеме, но реально ква свободно развел этот клок и на другие PLL, лишь предупредив:

Critical Warning: PLL "qsys_top:u0|qsys_top_altmemddr_1:altmemddr_1|qsys_top_altmemddr_1_controlle
r_phy:qsys_top_altmemddr_1_controller_phy_inst|qsys_top_altmemddr_1_phy:qsys_top_
altmemddr_1_phy_inst|qsys_top_altmemddr_1_phy_alt_mem_phy:qsys_top_altmemddr_1_ph
y_alt_mem_phy_inst|qsys_top_altmemddr_1_phy_alt_mem_phy_clk_reset:clk|qsys_top_al
tmemddr_1_phy_alt_mem_phy_pll:pll|altpll:altpll_component|altpll_5ok3:auto_genera
ted|pll1" input clock inclk[0] is not fully compensated because it is fed by a remote clock pin "Pin_AF13"

Чем грозит подобное предупреждение (в частности для трансиверов, которые будут задействованы все)?

Вообще какие проблемы могут возникнуть, если я заведу всего-лишь один клок и при этом даже не на REFCLK? В частности для работы трансиверов...

[warrior-2001]

Есть какие-то требования к cal_blk_clk, что-то не нахожу? Почему он не дает завести его вовсе с REFCLK? Как понять вообще, что не так?

Курите мануал на ALT_GX и используемую ПЛИС. Конкретно под ваш кристалл я не скажу, но всегда есть ссылки на доки с картинками, где указано что куда подключать.
По опыту - калибровочный блок обычно у ПЛИС один. Следовательно частота, подаваемая на все мегафункции должна быть одна. Я обычно беру её с выхода pll.
Референсную частоту обычно квартус просит брать с клокового входа, причем не абы какого, а с той же стороны, с которой располагаются выводы мегафункции.

[Serhiy_UA]

... Референсную частоту обычно квартус просит брать с клокового входа, причем не абы какого, а с той же стороны, с которой располагаются выводы мегафункции.

По поводу "с той же стороны" в Вашей фразе у меня есть сомнение...
Референсная частота все же заводится с другой стороны, например для DDR2 на CIII. Думаю, что и для CIV аналогично.
Посмотрите тестовый проект для DDR2 от Альтеры, что в приложении. Там референсная частота со стороны банков 7 и 8, а все сигналы для DDR2 в банках 3 и 4.
По поводу разноса опорной частоты и выводов мегафункции DDR2 встречал указание в документации, но найти пока не получается…

Прикрепленные файлы

 CIII_DDR2.zip ( 1.36 мегабайт ) Кол-во скачиваний: 14