A new concept in Frequency Synthesis, Новая структура синтезатора частоты Опции

[Vitaly_K]

Спасибо Александру Ченакину, что подсказал адрес этого форума. Даже не ожидал, что такое может быть, - так много о синтезаторах частоты. Давно интересуюсь этой тематикой, и есть у меня одна идея, которую хотелось бы здесь обсудить.
Это структура простого, однопетлевого синтезатора, которая, будучи воплощённой в интегральном чипе, могла бы, как мне кажется, в ряде областей применения конкурировать со сложными многопетлевыми системами. Суть идеи изложена в статье “A new concept in Frequency Synthesis”, Microwave Product Digest, Oct. 2010. Проще всего её можно достичь, набрав в Google слова <Vitaly Koslov>.
Есть также и продолжение, выйдет в февральском номере этого же журнала. Это уже попытка реализовать идею на FPGA c «обвеской» на печатной плате. Статья готова к печати, и я мог бы её переслать, если кого-то заинтересует.
Надеюсь на встречу на этом форуме и буду рад, если кто выскажется критически об этой идее, возможно, я в чём-то и ошибаюсь.

[Dr.Drew]

Что-то я не понял. Сначала в пределе шумы ЦАП, а потом почему-то опора вылазит. И что это за предел? На примере 9912, фазовый шум 1 ГГц ниже минус 153 в остатке уже не виден. А на ближних отстройках от 1 до 10 кГц, вообще сильно ЦАП шумит. Любой интегральный ДДС, какой не возьми, сейчас на выходе шумит сильнее, чем приведённая к выходу качественная опора. Вопрос рассыпных ДДС остаётся открытым, ибо rloc на все предложения показать ФШ своего агрегата, отвечал, что нету нормальной тактухи. Может, мне удастся по своим каналам пробить эксперимент. Тогда можно будет более предметно поговорить. А так, множить 100 МГц и вперёд, на винные склады. Ещё и за...ть (прошу прощения) умудряются.

Юбилейное, трёхсотое...

Vitaly K, тут речь о том, что при умножении 100 МГц шум гармоники растёт по известному закону. Если использовать более высокочастотную опору - генератор работающий на 10 ГГц, например, лейкосапфировый, то шум субгармоники будет падать тоже по известному закону (без учёта дополнительных шумов делителей) и при одинаковой выходной частоте в обоих случаях, второй генератор выиграет. А то, что 20lgN, с этим никто не спорит.

Сообщение отредактировал Dr.Drew - Jan 31 2011, 16:39

[Chenakin]

Vitaly K, тут речь о том, что при умножении 100 МГц шум гармоники растёт по известному закону. Если использовать более высокочастотную опору - генератор работающий на 10 ГГц, например, лейкосапфировый, то шум субгармоники будет падать тоже по известному закону (без учёта дополнительных шумов делителей) и при одинаковой выходной частоте в обоих случаях, второй генератор выиграет. А то, что 20lgN, с этим никто не спорит.

Вы имеете ввиду, DDS выиграет у PDS? Это совсем не обязательно. Если предположить, что два решения абсолютно идеальны в плане добавления шумов, то и результат будет одинаковым и определяться шумами опоры. Другой вопрос, а насколько идеальны эти два решения?

Виталий, я думаю, чтобы Вам успешно реализовать Вашу идею, Вам нужно аргументировано ответить на следующие вопросы:
1. Оценить (реалистично) собственные (residiul) шумы схемы, т.е. какими будут шумы при использовании идеальной опоры.
2. Провести сравнение с существующими техническими решениями (DDS, fractional-N, etc.), т.е. какой выигрыш и при каких затратах может быть получен. Извините, но если выигрыш незначительный, то стоит ли овчинка выделки?
3. Провести сравнение с возможными будущими решениями. Дело в том, что любая серьёзная компания уже имеет планы, что она принесёт через, скажем, 3 года. Т.е. Вам нужно угадать (хотя бы примерно), что у них сейчас рассматривается и показать, что Ваше решение будет лучше. Задача совсем не из простых...
4. Привести серьёзную аргументацию Вашего анализа (в идеале – действующий макет).
Всё это не просто. Так что золотые горы – они что здесь, что там могут быть весьма призрачными. Как говорится, хорошо там, где нас нет, но и туда спешить не стоит. Я думаю, что неоценимой пользой общения на форуме, будет для Вас объективная и независимая оценка и возможная помощь во всех вышеперечисленных вопросах. Не отчаивайтесь!

[Vitaly_K]

Виталий, я думаю, чтобы Вам успешно реализовать Вашу идею, Вам нужно аргументировано ответить на следующие вопросы:
1. Оценить (реалистично) собственные (residiul) шумы схемы, т.е. какими будут шумы при использовании идеальной опоры.
2. Провести сравнение с существующими техническими решениями (DDS, fractional-N, etc.), т.е. какой выигрыш и при каких затратах может быть получен. Извините, но если выигрыш незначительный, то стоит ли овчинка выделки?
3. Провести сравнение с возможными будущими решениями. Дело в том, что любая серьёзная компания уже имеет планы, что она принесёт через, скажем, 3 года. Т.е. Вам нужно угадать (хотя бы примерно), что у них сейчас рассматривается и показать, что Ваше решение будет лучше. Задача совсем не из простых...
4. Привести серьёзную аргументацию Вашего анализа (в идеале – действующий макет).
Всё это не просто. Так что золотые горы – они что здесь, что там могут быть весьма призрачными. Как говорится, хорошо там, где нас нет, но и туда спешить не стоит. Я думаю, что неоценимой пользой общения на форуме, будет для Вас объективная и независимая оценка и возможная помощь во всех вышеперечисленных вопросах. Не отчаивайтесь!

Спасибо, Александр, за советы, с ними согласен, стараюсь им следовать, но не всё получается, «топором да долотом» много не сделаешь. Не понял о золотых горах, к чему это Вы? Участникам форума благодарен за внимание к теме, было интересно, всем спасибо.

[rloc]

Vitaly_K, сразу даже и не обратил внимание, у Вас шумы при ближних отстройках получились хуже чем у ГУНа:

______1kHz____10kHz____100kHz____1MHz
VCO__-70dBc__-95dBc___-117dBc___-137dBc
Syn__-70dBc___-90dBc___-105dBc___-130dBc

[Vitaly_K]

Vitaly_K, сразу даже и не обратил внимание, у Вас шумы при ближних отстройках получились хуже чем у ГУНа:

______1kHz____10kHz____100kHz____1MHz
VCO__-70dBc__-95dBc___-117dBc___-137dBc
Syn__-70dBc___-90dBc___-105dBc___-130dBc

Думал, что дискуссия закончена, и уже как бы попрощался, но вот интересный Ваш вопрос о шумах.
Чему ж тут удивляться? Отличные ГУНы от MiniCircuits. Если бы был простой способ перестраивать такие ГУНы, скажем, потенциометром, со скоростью 10 мкс и с точностью 1 Гц, то цены не было бы таким устройствам. Но так не получается, и потому приходится строить синтезаторы частоты, в которых много всякого разного может быть привнесено в спектр сигнала. Я уже говорил, что макетирование идеи, не воплощённой в заказном чипе, скорее будет против самой идеи. Вот вам и результат. В то же время не считаю, что это так уж и плохо. Примерно такие же данные имеет, например, синтезатор типа VDS 2700 фирмы Meret Optical Communications. Построен он по принципу DDS+Fractional PLL. Октавы не перекрывает, а всего 20%. Стоит от $3k до $3.5k! Та же, примерно, ситуация и с синтезаторами фирмы General Electronic Devices.
В очередной раз повторюсь, что макет представлен не для подтверждения теории PDS, а лишь чтобы показать, что и в таком виде, из-за дешевизны, такой синтезатор мог бы найти применение. А все точки над i мог бы расставить только заказной чип. За замечание спасибо.

[rloc]

Думал, что дискуссия закончена, и уже как бы попрощался, но вот интересный Ваш вопрос о шумах.

Я попытался построить график зависимости уровня фазового шума от частоты и не обнаружил на нем характерной полочки от шумов фазового детектора. Это несколько сбило меня с толку, пока не увидел вышеуказанное несоответствие. Т.е. делать какие-то выводы очень рано.
Чувствую у Вас есть огромное желание продолжать совершенствовать как саму идею, так и макет. Тему можно не спеша развивать по мере появления новых вариантов решений или вопросов от участников форума.
Сколько слоев печать была?

[Vitaly_K]

Сколько слоев печать была?

Четыре слоя.

[rloc]

Для сравнения приведу шумы самого ГК 100 МГц и на выходе CPLD без LL после деления на 5 (светлая линия), можно сравнить с картинкой выше. Этот результат будет очень полезен Vitaly_K, буферизация всех сигналов с помощью LL-trigger поможет более чем на 20 дБ улучшить шумы в его синтезаторе. Думаю результат будет не хуже, чем при интегральном исполнении и сразу решится вопрос "стоит ли овчинка выделки".

Теперь к вопросу о том, как уменьшить шумы. Все очень просто. В Ваше схеме PDS-DS есть два распределенных делителя частоты (назвал так для простоты) опорного сигнала и сигнала VCO. Причем все эти делители + RS-триггеры сделаны у Вас внутри одной FPGA. Как показывает практика, и мной уже неоднократно проверено, шумы логики CPLD и тем более FPGA очень большие. Мое предложение - вынести 16 разрядов "Phase Splitter R" и 16 разрядов "Phase Splitter C" наружу FPGA, пропустить каждый разряд через LL-триггер, с непосредственным тактированием от fr или fc, и подать на RS-триггеры из этой же серии. Можно попробовать совместить D- и RS-триггеры, чтобы немного уменьшить общее количество элементов. Еще желательно тоже самое проделать с DAC на R2R-ladder цепочке резисторов для управления частотой, или просто заменить на какой-нибудь простой DAC, подозреваю, что остаточный (в состоянии покоя) шум FPGA также не маленький.
Бесспорно это несколько усложняет схему, но самое главное - это проверка идеи.

От самого триггера мало чего зависит. Пусть даже он будет идеальным, но тогда он в точности передаст на выход разнобой в задержках по KR-разрядам, а именно из-за этого разнобоя и ухудшается спектр. Выровнять, до желаемого уровня, эти задержки в ПЛИС практически невозможно. Также если он (триггер) идеален в смысле амплитудной точности, то от этого тоже мало проку, поскольку всё будет испорчено навесной KR-матрицей, «размазанной» по печатной плате. Единственный выход – разработка заказного чипа.
Тут есть некоторое продвижение. Analog Devices приступил к разработке образцов на базе нашего проекта, который на Актеловской ПЛИС. Но быстро они эту работу не сделают, так как она у них неплановая, а своих проектов тьма.
Хотелось бы найти в помощники программиста-математика для усовершенствования программы расчёта спектра в зависимости от неточностей ЦАП. Та, которая есть сейчас, учитывает неточности только одного разряда. А интересно и важно было бы знать, что будет, если неточности распределены каким-то образом по всем разрядам. Правда, результаты моделирования в Analog Devices оказались довольно-таки впечатляющими, но неплохо было бы иметь строгое математическое подтверждение. А я вроде бы как Чапаев, который на экзамене в академию представлял интуитивно, что ноль пять плюс одна вторая – это литровка, но математически выразить не мог. Так что буду весьма благодарен, если кто-то откликнется на мою просьбу о помощи.

Vitaly_K, решил перенести наш разговор в соответствующую тему, чтобы не мешать Vecheslav.
Я с Вами абсолютно не согласен. Во-первых у меня есть положительный опыт макетирования высокоскоростного многоразрядного сигма-дельта ЦАП с точно такими же резисторами по выходу. До 100 МГц шумы получались просто великолепные, больше было проблем со спурами.
Давайте уточним, откуда по выходу FPGA возникает фазовый шум? Основной его источник - это случайное дрожание фронта/спада выходного сигнала (фликкер, дробовый шум) и низкая ЭМС с соседними сигналами и питанию. Подумайте внимательно, какой будет детерминированный разброс в задержках при буферизации на LL-триггерах на печатной плате и насколько он будет отличаться от разброса внутри FPGA? Напомню, что внутри FPGA задержка распространения сигнала в основном определяется не длиной линий, а количеством КМОП транзисторов коммутирующих эти линии. И еще один вопрос: если не использовать схем "dithering", на что больше будет влиять детерминированный разброс по задержкам: на фазовый шум или на величину спур?

[Vitaly_K]

Vitaly_K, решил перенести наш разговор в соответствующую тему, чтобы не мешать Vecheslav.
Я с Вами абсолютно не согласен...

Ну а я, взаимно, не могу согласиться с Вами. Во-первых, в ModelSim мы видим задержки в разрядах нашего проекта, и их порядок таков, что соответствует рассчитанному нашей программой шуму на выходе синтезатора. О характере шума можно судить по графикам в моих статьях, на которые я делал ссылки. Это, в принципе, детерминированные помехи, (можно также назвать их помехами дробности), но при малом шаге сетки их плотность так велика, что выделить каждую из них не представляется возможным, и потому они воспринимаются как шум. Во-вторых, если выбрать управляющий код таким, чтобы исключить дробность, шум резко, на порядок уменьшается. Так что всякие шумы типа фликкера и дробового начисто исключаются. Они-то в итоге и остаются при таком эксперименте, и дал бы бог, чтобы такой уровень шума был всегда. Что касается ЭМС, то много чего перепробовали на плате, разные там развязки по питанию, экранирование, множество вариантов разводки плат, питание от батарей – ничего не помогает. А вот в самой ПЛИС низкая ЭМС вполне возможна.
Всё это привело меня к выводу, что без заказного чипа перспектива идеи PDS синтезатора весьма скромная.

[rloc]

Всё это привело меня к выводу, что без заказного чипа перспектива идеи PDS синтезатора весьма скромная.

Никак у меня не получается донести до Вас идею.
Если поставить внешние триггеры (D-trigger со входными сигналами D, CLK и выходом Q) по каждому разряду, то фронты/спады сигналов будут отсчитываться строго от фронта тактового сигнала и не будут зависеть от разброса задержек и дрожания сигналов после FPGA. Таким образом мы полностью исключаем влияние FPGA на качество сигнала и забываем про ModelSim.

Перечислим основные преимущества моего предложения:
1) Погрешность разброса задержек сигналов можно сделать на уровне 0.005 нс, для сравнения, внутри FPGA, с учетом всего пути распространения - не лучше 0.2 нс.
2) Уровень фазовых шумов - как минимум на 20 дБ лучше.
3) На макете есть прекрасная возможность вручную отъюстировать все параметры: задержки в небольших пределах (путем накладывания диэлектрика с высоким эпсилон на соответствующую линию), номиналы суммирующих резисторов. В интегральном исполнении потребуется только подстройка лазером, что на первых порах может быть не доступно.

Мой вывод такой: пока макет не будет доведен до рабочего образца с тщательным просчетом всей математики, ждать каких-нибудь результатов от интегрального исполнения бесполезно.

[Vitaly_K]

Никак у меня не получается донести до Вас идею...

Теперь понял, спасибо, извините за моё долгодумство. Пожалуй, стоило бы опробовать Вашу идею, но я сам, к сожалению, не в состоянии этого сделать, а нужных для этого помощников у меня нет.
Однако же не понял Вашего вывода. Да и звучит он слишком уж категорично. А по-моему, одно другому не мешает. То, о чём Вы пишите, в равной степени (в смысле идеи) можно воплотить и в заказном чипе.
А что касается математики, то я писал уже об этом. Нужен мне помощник программист-математик. Возможно, кто и откликнется?

[rloc]

Vitaly_K, у Вас уже была собрана макетная плата, фотографии которой можно найти в статьях. Кто ее конструировал, собирал и отлаживал? В таких случаях часто приходится следовать принципу "сам себе и жнец, и швец, и на дуде игрец".
В интегральном исполнении тоже есть свои нюансы, но согласитесь, дешевле несколько вариантов макеток сделать, чем несколько чипов. К тому же шумы сейчас настолько огромны, что скрываются все недостатки. Читал материалы конференций IEEE, где очень часто пишут сколько много калибровок приходится вводить в чип, чтобы получить рабочий образец. Поэтому надо максимально отработать на макете - это и дешевле, и проще, и быстрее.

[Vitaly_K]

Для rloc
Частично Вы правы относительно «жнеца» и пр. Приходилось мне с паяльником в руках и тестером выискивать и исправлять огрехи на печатной плате. Также занимался разводкой в FPGA и моделированием. Проект в формате VHDL, по моей блок-схеме, делал помощник. Прекрасный математик, разработал также ряд программ для расчёта спектра, но не успел довести работу до конца, его уже нет в живых. Принципиальная схема всего устройства тоже моей руки. Печатной платой от разводки до сборки, а также контроллером с программой управления (естественно, с моим участием) занимались ребята из КПИ. Они специалисты именно по синтезаторам, довольно высокого уровня, но жизнь вносит свои коррективы, надо выживать, и сейчас они перешли на тематику титановой сварки, работают по контракту с китайцами. Все эти работы оплачивал мой партнёр в США. Платил понемногу, но за несколько лет набежала немалая сумма. Сомневаюсь, что он и дальше будет тратиться на наши эксперименты.
О шумах. Опять-таки Ваши оценки звучат как приговор. Не такие уж они и огромные, наши шумы. Я уже писал об этом на форуме. Возьмём, к примеру, синтезаторы фирмы MOC. Те же шумы, да ещё всего лишь 20-процентное перекрытие против нашего октавного. И цена от $3,000 до $3,500 против нашей, в несколько раз меньшей. Но главное-то в том, что будут покупать у них, а не у нас. Они – фирма с мировым именем, а кто мы – об этом только мы и знаем. Как говорит Александр Ченакин, он никогда бы не включал в свои разработки комплектующие изделия от небольшой фирмы, поскольку нет никакой уверенности, что завтра эта фирма всё ещё будет на рынке.
Теперь о том, что дешевле, проще и быстрее – наш макет или их чип. Это вроде вопроса, чем лучше работать, «топором да долотом» или же более совершенным инструментом. Ну уж коли ADI берётся за разработку чипа, то и слава богу, не мы ж за это платим. Вы прекрасно понимаете, что главное в этом деле – ЦАП. А руководит работами как раз главный специалист фирмы по DDS, где главное – тоже ЦАП. К тому же структуры DDS и нашего PDS в общем-то схожи, так что и в блочном размещении в чипе проблем особых не должно быть. Конечно, какой-то риск потратить зря ресурсы есть, но, как говорится, «кто не рискует, тот…» и далее по известному тексту.
PS: Кстати, мой партнёр Nicholas Payne будет делать доклад о нашем синтезаторе в следующий вторник, 22-го, на конференции ARMMS в Corby, Англия. Говорит, что я могу подключиться к участию через Skype, но пока не представляю, как это можно будет сделать.
Сайт конференции - http://www.armms.org/conference.php.

[rloc]

Возьмём, к примеру, синтезаторы фирмы MOC. Те же шумы, да ещё всего лишь 20-процентное перекрытие против нашего октавного. И цена от $3,000 до $3,500 против нашей, в несколько раз меньшей.

А если взять к примеру синтезаторы фирмы Synergy: и шумы будут ниже, и цена порядка 200$, и диапазон октавный, и фирма известная и крупная?

Теперь о том, что дешевле, проще и быстрее – наш макет или их чип. Это вроде вопроса, чем лучше работать, «топором да долотом» или же более совершенным инструментом.

Спорить не буду, не легко Вас переубедить. Тем же самым "топором да долотом" потом придется новоиспеченный чип на макетку ставить и обвязку всякую делать. Хорошо, что Вы подметили аналогию с DDS, решаемые проблемы будут очень близки.

[тау]

Хорошо, что Вы подметили аналогию с DDS, решаемые проблемы будут очень близки.

Проблемы не очень близки, одно дело получить на выходе ЦАПа DDS уровень шума -120 dBc/Hz, а другое дело подать такой уровень шумового напряжения на вход Гуна и посмотреть шум на выходе (кажется в PDS от Vitaly_K это предлагается) . К примеру , берем картинку fig9 из даташита AD9912 и видим -100 dBc в полосе RBW 300 герц, SPAN=500K.
это соответствует -126 dBc/Hz но не фазовый шум (фазовый меньше , что понятно из других картинок). Это чисто шумовое напряжение то-ли выходного ЦАПа DDS, то-ли прибора.

Допустим что это ЦАП так шумит. Исходя из того что уровень на выходе 0 dBm и нагрузка 50 Ом 0.224 В делим на 2*10^6 раз (-126 dB ) и получаем 0.11 мкВ/√Hz.
Для октавного синтезатора в районе 1ГГц требуется Kvco порядка 200 МГц/В. Преобразованное напряжение шумов с выхода ЦАП в относительный фазовый шум можно посчитать: 20Log(Еш*Kvco/(√2*fотстр)) = 20Log(0.11e-6*200e6/(√2*10^4))= -56 dBc/√Hz (10^4 это к примеру частота отстройки от несущей 10 кГц)

Но, допустим прибор показал свои шумы на том графике, а не шум ЦАПа DDS. Предположим что ЦАП от Vitaly_K_&_AD будет шуметь 10nV/√Hz. Всё равно шумы на выходе VCO будут не лучше -76dBc/√Hz. Это ,вобщем, неприемлемый результат, имхо.

Формула для расчета шума к dBc/Hz из мкВ/√Hz взята из Манассевича , стр 46.

если неправ, поправьте.

Сообщение отредактировал тау - Nov 16 2011, 16:37