PLL генератор, Как осуществить сигнал готовности? Опции

[BlackOps]

Собираю PLL описываемый в литературе разной, симуляцию в Кеденсе провожу. Компоненты стандартные: Определитель фазы, charge pump, фильтр, управляемый генератор, буфер выходной, и отдача с делителем частоты.

Проверил подогнал значения компонентов и составляющих, примерно через 1 микросекунду он уже синхронизируется и работает нормально.

Теперь я думаю, а как можно эффективнее внедрить функцию которая определяыет когда PLL синхронно работает? т.е. как в FPGA чипах например выходной сигнал Lock, если Lock активен то можно использовать частоту PLL.

я например думал подвесить исключающее ИЛИ к выходам определителя фазы...но мне кажется есть вероятность что оба выхода могут быть на один или два раза идти в одной фазе...даже несмотря на то что сам генератор еще не синхронизовался, таким образом дадут на выход ложный сигнал будто генератор готов к работе.

Нужно какое то более надежное схемное решение и в тоже время не сложное, чтоб на чипе много места не отняло.

Что посоветуете?

извиняюсь опять тему не туда вставил, надо было в Проектирование Аналоговых и Цифровых ИС

[BlackOps]

Я проектирую PLL для того чтобы потом его на чипе реализовать, проект такой, точнее часть проекта.

PLL выходит так что аналоговый, но с цифровым фазовым детектором (два флип флопа и NAND), гоняю сейчас его в Спектре симуляторе в Кеденсе, все работает. Подумываю просто о Lock detect.

Тау, спасибо я посмотрел тот даташит.

Про CSP, описание эффекта понял, но во время симуляции в моем случае данного эффекта не обнаружил.

А теперь про Lock Detect, вобщем как я понял из этого документа они используют отдельный таймер который реализован как дополнительный Ring Oscillator, и с помошью этого таймера создают временное окно, и если в это временное окно попадает цикл входного клока и выходного клока, то значит произошел Lock. А потом устанавливают счетчик который считает эти Локи, и скажем если их уже произошло 1000 раз, то можно на выход давать сигнал что PLL Locked.

Но в таком случае следующая проблема:

Счетчик который считает локи сделать не проблема, но вот как реализовать хороший таймер который будет создавать временное окно? Ведь если использовать вновь простой Ring Oscillatorто он ведь ведет себя очен по разному в зависимости от температуры чипа итд?

Или проще так: как можно реализовать таймер считащий равные интервалы времени в то время как мой основной PLL еще не готов, и нету других источников хорошего клока?

[cdsinit]

я например думал подвесить исключающее ИЛИ к выходам определителя фазы...но мне кажется есть вероятность что оба выхода могут быть на один или два раза идти в одной фазе...даже несмотря на то что сам генератор еще не синхронизовался, таким образом дадут на выход ложный сигнал будто генератор готов к работе.

Когда-то я делал детектор захвата фазы для интегральной схемы и решил задачу как раз таким образом -- XOR на выходы UP и DN фазового детектора.
Когда система ФАП захватила фазу, UP и DN принимают форму коротких импульсов, появляющихся примерно в одно и тоже время - соответственно на выходе XOR либо ноль, либо небольшая иголка, которая потом фильтруется схемой из NOR и четного числа инверторов перед ним ("ФНЧ"). Для исключения ошибок используется что-то вроде реле времени с конденсатором. Выход XOR, отфильтрованный "ФНЧ", управляет ключем, разряжающим конденсатор (сброс реле времени), в то же время конденсатор заряжается постоянным током, подобранным так, чтобы процесс длился несколько мкс. Напряжение на конденсаторе -- фактически и есть признак захвата фазы. Признак LOCK появляется лишь через некоторое время после захвата, однако пропадает почти сразу, когда фаза сбилась.

[SmarTrunk]

Вот мое предложение. Если классическая схема частотно-фазового детектора на двух триггерах и элементе 2И-НЕ, то, после захвата, положительные импульсы на выходах Q триггеров появляются только ПОСЛЕ фронта входного сигнала (своего для каждого триггера). Наличие единицы на выходах Q триггеров В МОМЕНТ прихода фронта входного сигнала является признаком отсутствия захвата. Так что можно добавить еще два триггера для фиксации этих состояний, на выходах Q которых будут импульсы при потере захвата. Потом эти импульсы объединить элементом ИЛИ, RC-цепочка...

Хотя с ИСКЛЮЧАЮЩИМ ИЛИ проще.

[cdsinit]

... положительные импульсы на выходах Q триггеров появляются только ПОСЛЕ фронта входного сигнала ...

Такую реализацию я тоже видел. В обоих способах необходимо после обнаружения захвата фазы выдерживать некоторое время, чтобы избежать ложного срабатывания. Это можно делать как счетчиком тактов опорного сигнала, так и конденсатором с источником тока.

[SmarTrunk]

Такую реализацию я тоже видел.

А где, интересно? В каком-нибудь учебнике, или даташите, или в схеме какого-то устройства? Интересно было бы посмотреть, как делают.

Еще, иногда ставят два аналоговых компаратора и следят за нижним и верхним порогами выходного напряжения ЧФД после фильтра...

[тау]

Интересно было бы посмотреть, как делают.

Integrated Circuit Design for High-Speed Frequency Synthesis
John Rogers Calvin Plett Foster Dai
с исключающим ИЛИ , RC фильтом и компаратором

Wiley - Phaselock Techniques ,Floyd M. Gardner, 3rd Edition
с ИЛИ по выходам типа
"A two-input OR gate takes as its inputs the UP and DN outputs of the PFD.
When the PLL is locked with small phase error, neither UP nor DN is true for
any but very short intervals during each comparison cycle. When the PLL is out
of lock, either UP or DN will be true, on average over many cycles, for 50%
or more of the time. The basis of lock detection is to pass the output of the OR
gate through a smoothing filter to extract its average dwell time in the true state
and to compare that average against a suitable threshold (say, 25% average true
dwell time). The PLL is deemed to be locked if the average true time is below
the threshold and unlocked if the average true time is above the threshold.
Lock detectors (all kinds, not just for the PFD) also frequently include a timer
that requires the lock indication to persist for a specified time interval before
phase lock is declared. The timer is started when the average dwell time falls
below threshold and reset to zero whenever the threshold is exceeded before the
timer reaches its specified interval."