Тайминги с минимальным циклом для интерфейса к Async SRAM ?, На примере 10 нс K6R4008 и Cyclone II Опции

[IanPo]

В общем, по даташиту могу читать данные каждые 10 нс ( /OE=/CS=0 и /WE=1).

На практике не получается читать в цикле, меньшем 20 нс (75, 100 МГц не работает).

Это так и должно быть ? Запись работает на 75 МГц, однако.

Хочу 3-цикл чтение-запись-чтение на 75 МГц (по 13 нс) или 4-цикл чтение-запись-чтение-запись на 100 МГц.

Есть мнение, что такое возможно только на синхронной SRAM.

[Костян]

Не могу разобраться в потоковой записи.
Кристалл: AS7C34098A
Время доступа 10нс.

Классическая временная диаграмма записи:

При цикле записи 10нс согласно даташиту на данную SRAM активный уровень nCS и nWE должен быть не менее 8нс. Т.е между циклами записи на nCS и nWE нужно подавать 1 на время 2нс ! Обязательно ли поднимать в единицу (в неактивное состояние) эти сигналы ? Или достаточно менять адресс ? Не будет ли в этом случае ошибочных записей в другие адресса в связи с немгновенной установкой всех битов addr в новое значение ?