Тайминги с минимальным циклом для интерфейса к Async SRAM ?, На примере 10 нс K6R4008 и Cyclone II Опции

[IanPo]

В общем, по даташиту могу читать данные каждые 10 нс ( /OE=/CS=0 и /WE=1).

На практике не получается читать в цикле, меньшем 20 нс (75, 100 МГц не работает).

Это так и должно быть ? Запись работает на 75 МГц, однако.

Хочу 3-цикл чтение-запись-чтение на 75 МГц (по 13 нс) или 4-цикл чтение-запись-чтение-запись на 100 МГц.

Есть мнение, что такое возможно только на синхронной SRAM.

[aaarrr]

Поднимать обязательно. Это только при чтении можно обойтись перебором адреса.

[Костян]

Поднимать обязательно. Это только при чтении можно обойтись перебором адреса.

спасибо. но в даташите нигде не описывается минимальное время неактивного состояния nCS и nWE между циклами записи. Достаточно ли на 2нс поднять в 1 эти сигналы перед следующим циклом записи ?
Иными словами , возможна ли запись в асинхронную память x16 с 10нс временм доступа потока данных 16x100Мбит/с ?

[aaarrr]

спасибо. но в даташите нигде не описывается минимальное время неактивного состояния nCS и nWE между циклами записи. Достаточно ли на 2нс поднять в 1 эти сигналы перед следующим циклом записи ?

Насколько я понимаю, минимальная длительность цикла nWE составляет 17нс (tWP1 + tWP2).

Иными словами , возможна ли запись в асинхронную память x16 с 10нс временм доступа потока данных 16x100Мбит/с ?

Нельзя. Даже чтение требует большего времени: tAA = 10ns max.

[Костян]

Насколько я понимаю, минимальная длительность цикла nWE составляет 17нс (tWP1 + tWP2).

Очень надеюсь, что Вы ошибаетесь. Не совсем понятно, почему сложили tWP1 и tWP2.

Судя по модели, которые представлены на сайте, nCs и nWE действительно можно поднять на 2нс в 1 состояние. См аттач.

Нельзя. Даже чтение требует большего времени: tAA = 10ns max.

Дык 10нс и есть 16х100Мбит/с

Эскизы прикрепленных изображений