Как из .brd извлечь длины трасс с учетом Z axis delay? Опции

[sast777]

нужно для выравнивания длин трасс на мезанине, подключаемом к Xilinx ML605.brd
В проекте ML605 .brd сделано выравнивание длин в дифф парах, и так как проводники пары идут от FPGA к разему в одном слое, они не учитывали Z axis.
(Setup>Constraints>Modes>Electrical Modes> чекбокс "Z axis delay" пустой)
Мне на мезанине надо выровнять и пары между собой; пары идут по 5 и 14 слоям, между 5 и 14 миллиметр. Многовато.

как вывести из Allegro PCB Editor длины трасс в дифф парах с учетом Z axis,
или еще лучше - propagation delay time pin-to-pin (c учетом propagation velocity factor in via ), порядка 30 цепей.

[Uree]

Спасибо конечно всем за советы. Но у нас полное разделение труда - я сейчас никакого отношения к поиску проблем в том дизайне не имею. Ребята им занимаются и пусть занимаются. Если выяснят в чем конкретно была проблема - отпишусь.
Не забивайте себе голову Я это просто в качестве примера трассировки привел, когда и выравнивания не помогают.

ЗЫ А питания, и VREF, и DDRV, и PLL и остальное в порядке, это было первое, что проверялось. Проблема именно в таймингах, потому что на 1333МГц все работает как часы. На 1600 уже появляются ошибки. На 2133 даже не всегда начальная инициализация проходит...