Группа: Участник
Сообщений: 31
Регистрация: 13-10-11
Из: Москва
Пользователь №: 67 720
В verilog для комбинационной логики применяют присвоение с директивой "assign". Для триггеров завели альтернативный вариант "<=". Он вносит задержку. В SystemC присвоение с задержкой реализуется через сигналы, которые затем можно развести через порты по адресатам и сделать событийными. А как организовать средствами SystemC аналогичную "сигнальную" взаимосвязь, но без дельта задержки?
Комбинационная логика в SystemC, есть ли возможность осуществлять транзакции без задержек?
Sep 24 2012, 11:56
