Доброго времени суток.
Встала задача разобраться в аппаратной реализации алгоритма Витерби на ПЛИС.
Открыл документацию на IP ядро Xilinx viterbi_ds247, а там в табл. 8 на стр. 28 есть три варианта реализации, параллельный, последовательный и мультиканальный.
Вот смотрю я на параллельный вариант со следующими параметрами K=7, R=1/2, Traceback=96, Soft Width=3. А там пропускная способность равна тактовой. 8-).
Вот как так получается, что там 64 состояния с разрядностью не менее 3 бит, т.е. не менее 192 бит, за один такт надо положить в два (!) блока памяти.
У меня получается даже в True Dual Port Mode, за такт можно положить не более 36*2*2=144 бит.
Подскажите пожалуйста, где я что-то упустил или не так понял.
Всем спасибо.
PS Интересно а внутренние метрики какой разрядности?
PPS Файл прикрепил.
Алгоритм Витерби., Не могу понять, как так получается.
Apr 1 2016, 17:06
