Странная работа дизайна на Cyclone V, неправильно делится частота Опции

[Dootch]

Добрый день.

В наличии имеется самодельная плата с Cyclone V (5CEFA5F23C7N) на борту. Есть на плате одно не совсем очевидное решение:
сигнал 50 МГц (3,3 В) с генератора KXO-V97 (Geyer) подан одновременно на несколько клоковых входов 4 разных банков. Из этих банков три штуки запитаны 2,5 В, один 3,3 В.

Для проектирования используется среда Quartus II 15.0. Собран небольшой проект, где входная частота с одного из входов поступает на PLL, умножается до 300 МГц (или 250 МГц , или 450 МГц - пробовал разное), после чего поступает на обычный делитель и выводится на наружный пин. Делителем являются два подключенных последовательно DFF. Проблема в том, что частота не верно делится.

Например при выходе PLL 300 МГц (который я контролирую осциллографом) деленная на 4 частота составляет 25 МГц ровно.
При выходе PLL 250 МГц деленная на 4 частота составляет 25 МГц ровно.
При выходе PLL 450 МГц деленная на 4 частота составляет 25 МГц ровно.

Как будто на вход делителя поступает 100 МГц, но откуда они берутся? Неясно.


Это очень странное поведение, которое я не могу объяснить, вначале грешил на версию квартуса, но просмотр откомпиленного дизайна в Technology Map Viewier показывает, что все развелось как я и хочу, ничего не выкинулось и не оптимизировалось. На всякий случай для использую WYSIWYG cyclonev_ff примитивы, но результат неверный даже если просто в схематике подключить два T-триггера.

Даже не знаю в каком направлении искать ошибку.