Пытаюсь тут использовать в своих (сугубо личных) целях код, написанный на SV. Мало того, что я Verilog/SV не знаю (только VHDL), так еще и проект был сделан под Xilinx (я же только с Altera имел дело).
Есть такой кусок:
Код
131 genvar i, j;
132 generate
133 for (i = 0; i < NUM_BANKS; i ++)
134 for (j = 0; j < NUM_OPERATORS_PER_BANK; j++) begin
135 edge_detector #(
На него (и несколько подобных мест) выдает ошибки:
Код
Error (10170): Verilog HDL syntax error at phase_generator.sv(134) near text: "for"; expecting "begin". Check for and fix any syntax errors that appear immediately before or at the specified keyword.
Error (10644): Verilog HDL error at phase_generator.sv(133): this block requires a name
Естественно, я попытался почитать описание ошибок, но в лоб исправить не удалось. Мне кажется, что здесь, возможно, присутствует какая-то специфика от Xilinx ?
Глупый/чайниковский вопрос по SV
Dec 18 2017, 22:20
