Есть небольшой проект на VHDL. Тестбенча или файла тестовых векторов нет

. Хочу переписать на Верилоге для дальнейшей работы. Как проверить, что выход синтезатора идентичен выходу VHDL?
Оба проекта компилируются в Альтеру. Сравнить файлы .pof или есть более разумный вариант?