Минимизация задержек при имплементации проекта в ПЛИС, кто как решает эту проблему? Опции

[Camelot]

Доброе всем время суток!
Написал проект, работает, захотел повысить тактовую частоту, возникла проблема
со слеками (задержки в комбинационных схемах, логики и т.д.). И тут хотелось бы
услышать мнение профессионалов, кто как с этим борется. В данном случае использую
Xilinx ISE, но думаю чтото можно еще изменить на стадии проектирования (написания кода).
Хотя больше интересует как в ISE посмотреть максимальную цепочку, как это к примеру делается
в Sinplify. Буду благодарен за любой совет