Coding style in VHDL/Verilog, Существует ли? Опции

[Гвоздик]

Любопытно было бы узнать, а существует ли негласные правила по написанию кода на VHDL/Verilog? Просто, если уж начинать кодировать, то делать это сразу грамотно. Привожу Coding style в нашей конторе для языка Си++:
Coding Style

1. Переменные

1.1 Использовать префиксы

Префикс Описание Пример
_ Член класса _iPacketSize
I Тип int
P Указатель pcPacketBuffer
C Тип char
A Массив aVoipDecoders
R Ссылка
С Класс CString


1.2 Имена переменных осмысленные, состоят из 2-3 слов, каждое слово с большой буквы без подчеркивания
1.3 Одни и те же сущности именуются одинаково
1.4 Комментируйте объявления так, чтобы были понятны назначение и способы использования переменной.
1.5 Инициализируйте переменные при объявлении, если это возможно.
2. Функции

2.1 Имена функций осмысленные, состоят из 2-3 слов, каждое слово с большой буквы без подчеркивания, первое слово глагол
2.2 Размер не больше 2 страниц
2.3 Парные скобки умещаются на экране
2.4 Использовать пробелы для выделения элементов строки: = ( ) && и т.д.
2.5 Скобки { } каждая на новой строке, вложенность выделяется табуляцией
2.6 Комментарии в «шапке» функции и перед каждой логической частью. Желательно на английском.
2.7 Одно объявление/инструкция – одна строка
2.8 Тело if в { } даже, если оно в одну строку
2.9 Две пустые строки между логическими секциями в исходном файле
2.10 Одну пустую строку между логическими частями в методе
2.11 После запятой должен быть пробел. После точки с запятой, если она не последняя в строке (напр. в инструкции for), должен быть пробел. Перед запятой или точкой с запятой пробелы не ставятся.
Все операторы должны быть отделены пробелом от операндов с обеих сторон.