Использование bidir портов Опции

[prom]

Такой вопросик возник по ходу работы. Может кто подскажет?

Есть бидир пин. Пусть его зовут data. Также есть два модуля (верилог) - в одном есть порт data (output), в другом порт data (input);

Можно ли подключить пин data к обоим модулям одним wire'ом??? при таком подключении ISE все компилирует и не матерится. Только вот в Assign Package Pins пин data выводится как output. А надо чтобы он был bidir (inout)

Если есть такая возможность, то как ее реализовать на верилоге

Если нет, тот как реализовать использование inout пинов в модулях без использования в них (модулях) inout портов???

Заранее спасибо