Конечный автомат (FSM) на Verilog, в MAX+plus II v.10.2 Опции

[Волощенко]

Здравствуйте!
В простых FSM этого в симуляторе не наблюдал. А когда синтезирую FSM средней сложности, то заметил, что диаграммы симулятора от FSM, при незначительных изменениях вне этой FSM, существенно меняются.
Например, есть стандартная FSM средней сложности (для простоты все остальное изъято), в которой есть строчка, где регистровому байту А присваивается поле из В, а также есть непрерывное назначение assign C={A,D} вне этой FSM:

always @ (negedge CLK)
begin
case (State)
0: begin State<=1; A<=B[9:2]; end
- - - - - - -
9: begin State<=10: B<=B+1; end
endcase
end
assign C={A,D};
//assign C={E,D};

Вопрос:
Когда в модуле используется назначение assign C={A,D}, то вся диаграмма нарушается, а когда оно закомментировано, и используется assign C={E,D}, с посторонней переменной Е, не управляемой данной FSM, то все формируется, как следует. Когда FSM простая этот эффект не наблюдается, а когда его сложность увеличивается, то появляются эти фокусы в работе симулятора. Кто-то встречался с подобным? Что это может быть? Может синтезатор МАХ-а не справляется?
Спасибо за ответ.