|
Пытаюсь собрать свой первый смешанный проект в ISE. Top - файл на верилоге, а дальше вглубь как бог на душу положит: то верилог, то VHDL, максимум 8 уровней вложенности.
Aldec при отладке показывает нормальную иерархию, а при загрузке проекта в ISE и указания топа проект в елочку не собирается, появляется несколько узлов, но воедино проект не собирается. В настройках проекта указал синтезатор Синплифай Про, но ето я так понимаю не суть, до него очередь не доходит. Может кто подскажет где надо галочку поставить ? Или галочкой здесь не отделаешься ?
--------------------
Если хочешь узнать, что ждет тебя на дороге впереди, спроси у тех, кто возвращается по ней.
|
Вопрос начинающего: ISE: Verilog + VHDL, Не собирает проект.
Jan 15 2008, 17:11
