Наткнулся на такую проблему.
Вместо внешней статической памяти у меня висит ПЛИС. Самое удивительное, что контроллер SRAM в ПЛИМ с ревизией A работал без каких либо нареканий. Когда поставил ревизию B обнаружилось, что контроллер читает из нее данные не по тем адресам. В ПЛИС контроллер сделан был так, по переднему фронту сигнала OE защелкивался адрес и выставлялись данные на шину данных. По заднему фронту данные считывал процессор.
Подключил осциллограф к линиям A2 и OE. Увидел, что адрес попадает фронт в фронт с передним фронтом OE. Что и было видно, ПЛИС читала по два раза данные с нечетных адресов (это было, когда все настройки задержек были равны 0). Немного поигрался с настройками и вот привожу осциллограммы моих сигналов.
Всегда читаю из памяти DWORD-ми.
Факты:
1. Контроллер генерирует какой-то короткий сигнал OE после чтения 15 двойных слов. (привел на осциллограммах).
2. Не понятно, почему контроллер меняет адрес между передним и задним фронтом OE, когда в спецификациях статический паметей (например K6R1004V1C) адрес в этом промежутке не меняется.
Ну вот и как им потом доверять.
Умные речи подобны строкам, напечатанным курсивом. К. Прутков
Снова контроллер SRAM в LPC2468, I "love" NXP
Mar 31 2008, 13:11
