PLL и CycloneII, есть некотрое несоотвествие.. Опции

[Kuzmi4]

Здравствуйте.

Есть устройство такого плана:
NIOSII(с периферией которая требует завода клока 60MHz) + SDRAM (в будущем планируется DRR) + внешний модуль на который нужно заводить те же 60 MHz что и на периферию в ниосе(отдельная от FPGA железка).
Почитал я литературу по этому вопросу и посмотрел в схематик моего девкита:
В сехатике я нашёл что клок на SDRAM с PLL1_OUTp

Я собсно так делал до этого момента:
Выводил на PLL-е клок на SDRAM(с0) и клок на NIOSII (с1) - клок на ниос был внутренний, а SDRAM я выводил на U4 который есть PLL1_OUTp..
Недавно меня заинтересовал такой вопрос - помимо SDRAM, которой я вывожу клок, мне нужно есчё в периферию клок (в NIOSII) и этот же клок наружу с FPGA в железку.
Почитав литературу наткнулся на то, что выводить то можно наружу и в Global Clock Network только с c2 выхода PLL-а

Обратился в альтеровский саппорт - обрисовал им ситуацию - они мне сказали, что можно выводить наружу клоки и с c0 и с c1 - в принципе это не противоречит тому как я делал раньше, однако немного не стыкуется с тем что я вычитал..
Чувствую что сдесь могут возникнуть подводные камни..
Может кто нибудь доходчиво объяснить, а то не хочется наступить на грабли