Изучаю PCI, Xilinx, Verilog одновременно
Имеется макетная плата PCI с ИС XC2V1000FG456-4C.
В качестве основы для изучения выбрал PCI Core от Xilinx 33 32 с прилагаемым демонстрационным проектом ping32 - как единственное подножное средство с документацией.
Я изменил ucf под разводку моей макетной платы (серийное изделие - т.е. сделать так как требуется в демо проекте нет возможности) и после прохождения PAR получаю 45 ошибок о нарушении времени thold. Другие констрейны не редактировал. Тем не менее плата в реальном компьютере работает - регистры пишутся и читаются, но если дело дойдет до дела... с нарушением времянки как-то не серьезно...
Сделал PAR для демопроекта (ничего не меняя), естесственно ошибок - 0.
Как в данном случае поступают? (обьясните что редактировать).
Ядро preimplemented для соблюдения таймингов - представлено файлом ngo и как я понимаю не подлежит редактированию для устранения несоответствий.
Прилагаю ссылки с архивами проектов (вместе 597КБ):
исходный проект
http://ifolder.ru/8498859с измененным ucf
http://ifolder.ru/8498844В любом из проектов для прохождения синтеза, просто запускается на выполнение run_xst.bat
А для P&R - run_xilinx.bat
Отчеты о таймингах в файлах с расширением *.par и *.twr (trace). Файлы приложены в архивы.
Не выполнение требований thold, Xilinx PCI Core после изменения распиновки под свою плату. Прошедших п
Oct 10 2008, 07:56
