|
Добрый день.
У меня возник вопрос связанный с описанием входных констрейнов схемы в Quartus 7.2.
Ситуация такая - перед ПЛИС стоит АЦП на 50 МГц. Данные с АЦП идут со своим сигналом готовности.
В ПЛИС данные с АЦПП заводятся на синхронизирующий FIFO. Клок записи - сигнал готовности данных. Клок чтения - внутренний, идущий от ПЛЛ.
В констрейнах описал сигнал готовности, как клок. Этого достаточно для того, чтобы компилятор выдерживал времена установки и удержания? Или их необходимо описывать дополнительно?
И какими их необходимо выставить, если сигнал готовности идет в середине интервала выдачи данных? 10нс и 10нс?
Заранее спасибо.
--------------------
SystemVerilog - язык, заточенный Альтерой под свои кристаллы теми же приемами использования примитивов, что и AHDL. ©
|
tsu, th пинов ПЛИС
Mar 27 2009, 14:57
