|
Добрый день.
Подскажите такую вещь, пожалуйста.
Столкнулся с тем, что пересборка проекта занимает существенное время, что не есть хорошо, потому что малейшее изменение в проекте приводит к необходимости полной переработки. Поэтому я решил использовать в проекте залоченную логику, чтобы использовать полный инкремент при компиляции.
Каждому модулю в верхнем уровне назначил регион с авто-настройками. Откомпилировал. В итоге скорость упала в два раза. Соответственно пропал смысл делать бэк-аннотейт, потому что требования к проекту не выполняются.
Что я делаю не так?
--------------------
SystemVerilog - язык, заточенный Альтерой под свои кристаллы теми же приемами использования примитивов, что и AHDL. ©
|
Altera. Работа с LogicLock в Quartus 7.2
Jul 2 2009, 13:34
