Timing constraints in Altera Опции

[andrew_b]

Буду опираться на аналогии из Xilinx.

Требуется в дизайне на Альтере:

1. Исключить некоторые сигналы из временного анализа. У Xilinx для этого есть констрейн TIG ( http://toolbox.xilinx.com/docsan/xilinx6/b...gd0182_142.html ).

2. Указать, что для некоторых сигналов путь от триггера до триггера дольше, чем период клока (например, тактовая частота высокая, а работа идет на более низкой скорости за счет использования clock enable, частота которых в 2 или 4 раза меньше частоты клока). У Xilinx это называется multi-cycle delays и для этого используется констрейн FROM-TO ( http://toolbox.xilinx.com/docsan/xilinx6/b...cgd0095_55.html ).

В Альтере можно сделать что-то такое? Читал Timing Closure в Квартусовском хэндбуке, как советовали в http://telesys.ru/wwwboards/fpga/231/messages/10002.shtml, но ничего подобного не увидел.