Плохие тайминги в CycloneIII Опции

[juvf]

Собрал проект на CycloneIII c Nios-ом. В ниосе есть ддр контроллер и lvds приемник. При компиляции критические ошибки. Не проходит анализ тайменгов по контроллеру ддр и лвдс. ДДР - контроллер альтеровский, ЛВДС - это тоже альтеровская корка.

В констрейнах прописано:

Код

set_time_format -unit ns -decimal_places 3

derive_clock_uncertainty
create_clock -name {clk1} -period 20.000 -waveform { 0.000 10.000 } [get_ports {clkADC}]
create_clock -name {clk2} -period 40.000 -waveform { 0.000 20.000 } [get_ports {clkFPGA}]

Почему тайменги не проходят и как с этим бороться? В какую сторону идти? Может надо как-то хитро констрейны прописывать?

Эскизы прикрепленных изображений