Синхронность нескольких тактовых выходов одной PLL в Cyclone (IV) Опции

[Konstantin Stoly...]

Подскажите, если в одной PLL используется несколько тактовых выходов (одной частоты, или разных), взаимное расположение их фаз как то определено?
Т.е. скажем, если у PLL две выходных частоты 100 МГц и 50 МГц (без сдвига фазы), то можно ли с уверенностью сказать, что фронт 50МГц частоты всегда будет совпадать с фронтом 100МГц?
И как это все будет работать если частоты не кратны? В этом случае взаимное расположение фронтов как то определено?

Если я правильно понял, то все это поведение основано на том, что начальное значение, загруженное в счетчики С0, С1,..., определено. Соответственно дальше счетчики отсчитывают свои интервалы в свободном полете, и соответственно их состояние после каждого клока PLL должно быть определено. Но при этом счетчики ни как не связаны между собой.

Если это так, то неужели это стабильно работает в реальности?
Т.е. стоит одному счетчику (а он кстати работает на частоте 800 МГц) глюкануть и частоты разъедутся. При этом работоспособность FPGA полностью утрачивается, и восстанавливается только полным сбросом FPGA.

Как то все это кажется ненадежным.

В общем, подтвердите или опровергните мои мысли и опасения.

[dvladim]

Подскажите, если в одной PLL используется несколько тактовых выходов (одной частоты, или разных), взаимное расположение их фаз как то определено?
Т.е. скажем, если у PLL две выходных частоты 100 МГц и 50 МГц (без сдвига фазы), то можно ли с уверенностью сказать, что фронт 50МГц частоты всегда будет совпадать с фронтом 100МГц?
И как это все будет работать если частоты не кратны? В этом случае взаимное расположение фронтов как то определено?

Да, конечно. Сдвиг фаз вы сами указываете.