Xilinx timing constraints: что необходимо для простейшей транзакции?, Передаю между 2-я Virtex6 шину 32 бита на 250 МГц, ошибки в данных Опции

[AJIEKCEu]

Хорошую целостность сигнала клока для не-дифф линии.

Я бы сказал вопрос не в целостности, а гарантированной и предсказуемой задержке синхросигнала относительно данных.

[Yuris]

Хороший совет был посчитать Setup/Hold для начала. Использование констрейнтов OFFSET OUT и OFFSET IN (RTFM) поможет понять по отчетам какие временные соотношения клоков/данных вы реально имеете на выходах/входах данных. Может оказаться, что в выходном интерфейсе клок skew по разным битам данных достаточно большой. И входную задержку по клоку на приемной стороне придется точно рассчитывать с учетом этого валидного окна данных.
Еще стоит почитать XAPP1064, там есть приложение с примерами-исходниками по использованию IDELAY, ISERDES.

[Corner]

Вопрос раз - как разведена плата? Все проводники в шине должны быть электрически (не путать с физически) одинаковой длины.
Вопрос два - какая длина и какие меры для удаления "звона" приняты? Дорожка + емкость пина = колебательный контур.
Вопрос три - чем формируется и как принимается клок? Лучший вариант формирователя - ДДР буфер с константами на входах. Лучший вариант приемника - ДДР буфер с локальным клоком от этого пина.

[Antgol]

Прошу прощения за то, что молча бросил тему - закрутился и забыл...

Проблему я вроде бы решил месяц назад (ну т.е. мой тест прошел, но более глобально еще не тестировал), использовав в явном виде клоковые примитивы Virtex6, а именно IBUFG, BURF, также добавил задержку по клоку IODELAYE1. Что именно помогло, не выяснял. Если кому-нибудь интересно, могу привести куски vhdl.