Atheros AR8035, Не удается сконфигурировать Опции

[NSergeevich]

Всем привет. У кого получится подсказать мне буду очень рад и благодарен.
Я пробую сконфигурировать Atheros AR8035 ethernet PHY.
Отправляю на его вход MDIO след. последовательность (из доки)
1...1(32единицы)01(ST)10(OP)00100(PHYAdd)00010(RegAdd - PHY Identifier)z
После этого он должен мне ответить вот это: 16’h004D
Но он не отвечает. Что не так? Что забыл?

[NSergeevich]

Добрый день.
Для сигнала MDIO надо использовать компонент
IOBUF_inst : IOBUF
generic map (
DRIVE => 12, -- максимальный ток выхода в мА
IOSTANDARD => "DEFAULT", -- надо заменить на нужный вам стандарт
SLEW => "SLOW" -- можно оставить или поменять на FAST
)
port map (
O => MDIO_O, -- Это сигнал, который вы принимаете от PHY
IO => MDIO, -- это ваш сигнал к PHY на пине FPGA
I => MDIO_I, -- Это сигнал, который вы отправляете на PHY
T => T -- 3-state enable input, high=input, low=output
);
У вас так? При этом чипскопом надо смотреть MDIO_O и MDIO_I.
В схеме есть PULLUP резистор на пине MDIO?
Можно в UCF файле в описании сигнала MDIO добавить атрибут PULLUP
Например такое описание
Net MDIO LOC = E9(нужный вам пин) | PULLUP;

Что-то не пойму где это все редактируется?

[Andrew Su]

Что-то не пойму где это все редактируется?

Добрый день.
Не обратил внимание, что у Вас Verilog
Тогда
Verilog Instantiation Template
// IOBUF: Single-ended Bi-directional Buffer
// All devices
// Xilinx HDL Libraries Guide, version 14.1
IOBUF #(
.DRIVE(12), // Specify the output drive strength
.IOSTANDARD("DEFAULT"), // Specify the I/O standard
.SLEW("SLOW") // Specify the output slew rate
) IOBUF_inst (
.O(O), // Buffer output
.IO(IO), // Buffer inout port (connect directly to top-level port)
.I(I), // Buffer input
.T(T) // 3-state enable input, high=input, low=output
);
Это из файлов описания библиотеки элементов
http://www.xilinx.com/support/documentatio...virtex6_hdl.pdf (стр. 160)
или http://www.xilinx.com/support/documentatio...virtex6_hdl.pdf (стр. 173).
Такие же файлы есть и для других семейств.

[NSergeevich]

Добрый день.
Не обратил внимание, что у Вас Verilog
Тогда
Verilog Instantiation Template
// IOBUF: Single-ended Bi-directional Buffer
// All devices
// Xilinx HDL Libraries Guide, version 14.1
IOBUF #(
.DRIVE(12), // Specify the output drive strength
.IOSTANDARD("DEFAULT"), // Specify the I/O standard
.SLEW("SLOW") // Specify the output slew rate
) IOBUF_inst (
.O(O), // Buffer output
.IO(IO), // Buffer inout port (connect directly to top-level port)
.I(I), // Buffer input
.T(T) // 3-state enable input, high=input, low=output
);
Это из файлов описания библиотеки элементов
http://www.xilinx.com/support/documentatio...virtex6_hdl.pdf (стр. 160)
или http://www.xilinx.com/support/documentatio...virtex6_hdl.pdf (стр. 173).
Такие же файлы есть и для других семейств.

вот этот IOBUF компонент в проекте куда копировать? В топ модуль ставить?
Вообще компонет IOBUF нужен только для того, чтобы чипскопом поймать ответ с in/out порта phy ? Так то он на работу проэкта никак не влияет

Сообщение отредактировал NSergeevich - May 12 2015, 10:46

[NSergeevich]

Andrew Su спасибо большое! С добавлением IOBUF все получилось! Phy начал отвечать и чипскопом ловлю ответы через IOBUF!!! УРА!!!

[Andrew Su]

Andrew Su спасибо большое! С добавлением IOBUF все получилось! Phy начал отвечать и чипскопом ловлю ответы через IOBUF!!! УРА!!!

Удачи на нелёгком пути. "О сколько нам открытий чудных готовит просвещенья дух, И опыт, сын ошибок трудных и гений, парадоксов друг..." А.С.Пушкин (и эпиграф к телепрограмме "Очевидное невероятное", если кто помнит)