Особенности логики, Вопросы по проектированию RTL Опции

[drozel]

Есть замечательная директива

Код

`implicit_nettype none

Жаль, тут нет репутации пользователей, как на ixbt или 4pda. Очень полезная вещь.
Спасибо

[Shivers]

А я бы такого не делал. Будет очень сложно потом увеличить разрядность или что-то поменять. Синтесайзер достаточно умный чтобы такие вещи понимать.

1. Сложности нет, для "увеличить разрядность" существуют параметры.
2. На мой вкус, постоянный контроль за разрядностью позволяет лучше чувствовать код, держать все в голове. Так легче не-накосячить.
3. И главный аргумент: на конструкции вида cnt <= cnt + 1; синтезатор будет ругаться, что не равны разрядности операндов.

[masics]

1. Сложности нет, для "увеличить разрядность" существуют параметры.
2. На мой вкус, постоянный контроль за разрядностью позволяет лучше чувствовать код, держать все в голове. Так легче не-накосячить.
3. И главный аргумент: на конструкции вида cnt <= cnt + 1; синтезатор будет ругаться, что не равны разрядности операндов.

1. Слишком много параметров загрязняет код. Так же как и явное указание размерности.
2. Позволю не согласиться.
3. Именно поэтому я и написал: cnt <= cnt + 1'b1;

[Torpeda]

1) результат синтеза во многом зависит от: SDC, Fmax, включенных опций оптимизации, флурплана и.т.д
Бится за буквы в Verilog - не совсем благодарное дело в этом случае...
2) а чё это Вы не верите в способности современных супер синтезаторов-оптимизаторов?

[lexx]

1. Сложности нет, для "увеличить разрядность" существуют параметры.
2. На мой вкус, постоянный контроль за разрядностью позволяет лучше чувствовать код, держать все в голове. Так легче не-накосячить.
3. И главный аргумент: на конструкции вида cnt <= cnt + 1; синтезатор будет ругаться, что не равны разрядности операндов.

Если брать айсики и DC, то он не ругается на такие конструкции. Линт будет ругаться на это, но в принципе можно игнорить, но посмотреть и проверить не мешает.
В любом случае (айсики) все равно потом EC прокатывать, так что можно спокойно игнорить.