Вопрос к асиководам по async fifo Опции

[myq]

Привет, коллеги. Возникла в уменя дискуссия с ASIC'овцем про Async FIFO.
Утверждает, что стандартного Async dual clock FIFO c счётчиками Грея и синхронизаторами недостаточно для стабильной работы.
Моё мнение - достаточно, а если что, надо брать более длинные синхронизаторы.

Что посоветуете, где правда?
Речь, разумеется, не идёт про rad grade и всё такое.

[RobFPGA]

Приветствую!

Привет, коллеги. Возникла в уменя дискуссия с ASIC'овцем про Async FIFO.
Утверждает, что стандартного Async dual clock FIFO c счётчиками Грея и синхронизаторами недостаточно для стабильной работы.
Моё мнение - достаточно, а если что, надо брать более длинные синхронизаторы.

Что посоветуете, ...

Посоветую привести аргументы обоих сторон.

... где правда?

Точно не в ногах!

Удачи! Rob.

[_Ivan_33]

Михаил, привет!

https://habrahabr.ru/post/321674/ вот этот пост интересен, там еще народ в комментариях нашел ошибку у автора и приводит кучу аргументов и ссылок

[myq]

Михаил, привет!

https://habrahabr.ru/post/321674/ вот этот пост интересен, там еще народ в комментариях нашел ошибку у автора и приводит кучу аргументов и ссылок

Лексика не понравилась. Resync - правильно, Reclock - допустимо, Retact - это уже какой-то язык с Брайтон-Бич ("Вам чиз как - послайсить или целым писом?" - отвратно же). И потом они утонули, обсуждая изобретённый автором велосипед вместо кода Грея. То ли он про него не знает, то ли знает и не применяет, не охото в это погружаться. Это как начать решать систему уравнений и погрязнуть в дискуссиях о формуле дискриминанта.
"Запись в FIFO одновременно со сбросом...." - а нафига расставлять себе грабли и потом удивляться... Надо просто аккуратно писать код.

p.s.
Надо читать знаменитые 2 pdf от Клиффорда Саммингса, вот код на примере его статей:
http://subversion.assembla.com/svn/ecpe-29...ll_async_fifo.v

Так вот, мой вопрос - этого достаточно для ASIC, или надо что-то ещё. Мой визави утверждает, что _недостаточно_, и надо мониторить FIFO на предмет дублирования и пропадания данных на выходе. Моё короткое мнение - это чушь собачья, т.к. FIFO - это не трёхрегистровый синхронизатор.

[Shivers]

И все же, вопрос непонятен. Что значит - достаточно или недостаточно?
1. Для начала, любая память глубоко внутри полностью асинхронна. Компилятор памяти может ее упаковать по Вашему желанию - с триггерами по адресу, триггерами по входу данных, триггеру по выходу данных, либо вообще безо всяких триггеров. Кроме того, память бывает многопортовая. В Вашем случае, речь видимо идет о двупортовой памяти с двумя взаимо-асинхронными синхронными интерфейсами. Итак, когда с памятью стало понятно, следующий вопрос - управление этой памятью
2. Поскольку контроллер записи в память работает на одном клоке, а контроллер чтения на другом, получаем два асинхронных клоковых домена. Для них справедливо правило - ставить два триггера на любой сигнал, пересекающий границу доменов. В общем случае, это статусы FIFO_Full и FIFO_Empty, но в зависимости от реализации могут быть и другие сигналы.
Делаю вывод, что вопрос касался пункта 2 - сколько триггеров ставить на пересинхронизацию сигналов управления между клоковым доменом записи, и клоковым доменом чтения. Ответ - в общем случае достаточно 2 триггеров, но если частоты под гигагерц, то лучше ставить 3.

[Alex11]

Без претензии на теорию, мегафункции FIFO от Altera у меня глючили на CYCLONE 3 постоянно - то не успевают, то двоят, занимают вдвое больше памяти, чем требуется, то еще что-нибудь. Пришлось написать свой без претензий на общность, но на тех же принципах - код Грея в счетчиках, пересинхронизация на 2 триггерах - и о чудо - никаких сбоев и все влезает по объему. Так что, вопрос - что имелось ввиду при разговоре о "достаточно".

[myq]

И все же, вопрос непонятен. Что значит - достаточно или недостаточно?
1. Для начала, любая память глубоко внутри полностью асинхронна. Компилятор памяти может ее упаковать по Вашему желанию - с триггерами по адресу, триггерами по входу данных, триггеру по выходу данных, либо вообще безо всяких триггеров. Кроме того, память бывает многопортовая. В Вашем случае, речь видимо идет о двупортовой памяти с двумя взаимо-асинхронными синхронными интерфейсами. Итак, когда с памятью стало понятно, следующий вопрос - управление этой памятью
2. Поскольку контроллер записи в память работает на одном клоке, а контроллер чтения на другом, получаем два асинхронных клоковых домена. Для них справедливо правило - ставить два триггера на любой сигнал, пересекающий границу доменов. В общем случае, это статусы FIFO_Full и FIFO_Empty, но в зависимости от реализации могут быть и другие сигналы.
Делаю вывод, что вопрос касался пункта 2 - сколько триггеров ставить на пересинхронизацию сигналов управления между клоковым доменом записи, и клоковым доменом чтения. Ответ - в общем случае достаточно 2 триггеров, но если частоты под гигагерц, то лучше ставить 3.

Согласен с доводами, считаю ваш ответ -- "достаточно"

Без претензии на теорию, мегафункции FIFO от Altera у меня глючили на CYCLONE 3 постоянно - то не успевают, то двоят, занимают вдвое больше памяти, чем требуется, то еще что-нибудь. Пришлось написать свой без претензий на общность, но на тех же принципах - код Грея в счетчиках, пересинхронизация на 2 триггерах - и о чудо - никаких сбоев и все влезает по объему. Так что, вопрос - что имелось ввиду при разговоре о "достаточно".

В старые и не очень времена у обоих вендоров было много косяков. С DDR-контроллером, PLLями, трансиверами, да бог знает с чем ещё, возможно и с FIFO. Я вот нашёл Sim-Syn mismatch для Xilinx FIFO последних версий (годичной давности). Но в целом я про то, надо ли вводить доп. контроль или нет. Прихожу к выводу, что нет.

[Shivers]

Несколько лет назад сталкивались с тем, что Quartus вставляет собственную логику в контроллер фифо, после чего фифо перестает работать. Название этой логики не помню, но она блокировала чтение из того же адреса, куда велась запись. О вставке этой логики была соответствующая строка в логе: inferred что там. Проблема вылечилась тем, что в настройках Quartus просто запретили вставлять эту логику. После чего все заработало.

[dvladim]

2. Поскольку контроллер записи в память работает на одном клоке, а контроллер чтения на другом, получаем два асинхронных клоковых домена. Для них справедливо правило - ставить два триггера на любой сигнал, пересекающий границу доменов. В общем случае, это статусы FIFO_Full и FIFO_Empty, но в зависимости от реализации могут быть и другие сигналы.

Вопрос: к счетчикам Грея пересекающим домены это тоже относится?
И ещё вопрос: нет ли требования на разброс задержек между разрядами счетчика при пересечении доменов?

[des333]

Вопрос: к счетчикам Грея пересекающим домены это тоже относится?
И ещё вопрос: нет ли требования на разброс задержек между разрядами счетчика при пересечении доменов?

Думаю, если взять карандаш и бумагу и немного порисовать, то точно найдутся ответы.

[dvladim]

Думаю, если взять карандаш и бумагу и немного порисовать, то точно найдутся ответы.

С вашими карандашом и бумагой какие ответы получаются?

[des333]

С вашими карандашом и бумагой какие ответы получаются?

1) да
2) есть

[Dr.Alex]

Async FIFO.

Можно узнать что значит Async FIFO?
Фифо с независимыми клоками?

Вообще же вопрос на уровне "достаточно ли иметь голову и 4 конечности чтобы быть человеком".
Фифо это чуть больше чем счётчик грея и синхронизаторы, которые в любом случае есть всегда.

[myq]

Можно узнать что значит Async FIFO?
Фифо с независимыми клоками?

Ответ на 1й вопрос в 1м посте:

... Async dual clock FIFO ...

Да, с двумя независимыми клоками. На что это ещё похоже?

Вообще же вопрос на уровне "достаточно ли иметь голову и 4 конечности чтобы быть человеком".

Не понял, поясните.

Фифо это чуть больше чем счётчик грея и синхронизаторы, которые в любом случае есть всегда.

Спасибокэп.

[Dr.Alex]

Не понял, поясните.

Спасибокэп.

Так вы сами себе и ответили.
Если очевидно, что фифо это большая конструкция, включающая в себя "синхронизаторы" и "грея" как малые части,
то почему родился такой наивный вопрос?