Как уменьшить время распространения сигнала (route)?, Virtex6, xc6vlx240, Ise14.7, LDPC DVBS2 Опции

[Tpeck]

В ASIC - да, а в ПЛИСе они и так есть, поэтому какой смысл их экономить? Если LUT уже задействован, то триггер под другие сигналы особо уже не используешь, поэтому отказываться от них из экономии в большинстве случаев неразумно. На выходах памяти, предполагающей длинные линии, я обычно ставлю регистры, как раз чтобы потом херней с ее приколачиванием не страдать.Если частоты уж совсем большие, тогда, конечно, только флорпленить остается.

Я их не то чтобы сильно экономлю. У меня на 1 lut два триггера в среднем по проекту

Упс.. Только сейчас заметил, что вся тема про ISE.. Пардон..

Это и в ISE есть, так что норм
Важны методы, а средства найдутся.

Обычно за 2-3 итерации P&R находится стабильная конфигурация.
Заодно такой дизайн "гвоздями" обычно сокращает (и значительно) время сборки для больших проектов.

Спасибо.
А насколько сокращает?
Был час стало полчаса.
Или было три часа, стал час?

[RobFPGA]

Приветствую!

...
А насколько сокращает?
Был час стало полчаса.
Или было три часа, стал час?

Все сугубо индивидуально для проекта.
Как пример - Virtex5 sx240t, было ~18 часов стало ~1.5 - но я там не только BRAM фиксировал.

Успехов! Rob.

[svedach]

ТС. А как у Вас расположены входы и выходы проекта? Может они по всему периметру кристалла раскиданы? И по этому Плейсер раскидывает ресуры по всему кристаллу... Если внутрь модуля залезть не можете/нецелесообразно, то все-таки рекомендую ставить регистры между модулями... Существенно улучшит времянку. Можно попытаться еще мультипатч констрейны использовать...