PCI Express: Artix7 & Vivado, IBIS-AMI модели и коммутация трансивера Опции

[Stepanich]

Здравствуйте.

1. Есть задача проверки целостности сигналов PCI Express gen. 2 x4 для XC7A200T-2FFG1156I в HyperLynx. Для создания IBIS файла используется среда Vivado 2016.2. Процесс выгрузки оканчивается следующим сообщением:

WARNING: [Designutils 20-1693] Xilinx write_ibis has detected pins which do not have IBIS Support. This may be due to either of the following cases.
(1) The latest IBIS I/O model data has not yet been installed for artix7 devices.
(2) There are no IBIS models available for use at this time. The following signals will be listed as a no connect (NC) in the output file. Please use IBIS-AMI models for simulation of these pins.

Запрос в поддержку Xilinx остаётся без ответа.

Вопрос к специалистам: имеется ли у Вас указанная выше модель?

************************************************************

2. Выполняется назначение цепей GTP трансивера PCI Express gen. 2 x4 для XC7A200T-2FFG1156I для подключения к ведущему устройству в соответствии со следующим правилом:
XC7A200T -> Master
PEx4T[0]_N PEx4R[0]_N
PEx4T[0]_P PEx4R[0]_P
PEx4T[1]_N PEx4R[1]_N
PEx4T[1]_P PEx4R[1]_P
PEx4T[2]_N PEx4R[2]_N
PEx4T[2]_P PEx4R[2]_P
PEx4T[3]_N PEx4R[3]_N
PEx4T[3]_P PEx4R[3]_P

Master -> XC7A200T
PEx4T[0]_N PEx4R[0]_N
PEx4T[0]_P PEx4R[0]_P
PEx4T[1]_N PEx4R[1]_N
PEx4T[1]_P PEx4R[1]_P
PEx4T[2]_N PEx4R[2]_N
PEx4T[2]_P PEx4R[2]_P
PEx4T[3]_N PEx4R[3]_N
PEx4T[3]_P PEx4R[3]_P

Однако, в соответствии с Э4 отладочной платы HW-A7-AC701 от Xilinx, подключение к ведущему устройству выполнено "крест на крест":
XC7A200T -> Master
PEx4T[0]_N PEx4R[3]_N
PEx4T[0]_P PEx4R[3]_P
PEx4T[1]_N PEx4R[2]_N
PEx4T[1]_P PEx4R[2]_P
PEx4T[2]_N PEx4R[1]_N
PEx4T[2]_P PEx4R[1]_P
PEx4T[3]_N PEx4R[0]_N
PEx4T[3]_P PEx4R[0]_P

Master -> XC7A200T
PEx4T[0]_N PEx4R[3]_N
PEx4T[0]_P PEx4R[3]_P
PEx4T[1]_N PEx4R[2]_N
PEx4T[1]_P PEx4R[2]_P
PEx4T[2]_N PEx4R[1]_N
PEx4T[2]_P PEx4R[1]_P
PEx4T[3]_N PEx4R[0]_N
PEx4T[3]_P PEx4R[0]_P



Вопрос к специалистам: с какой целью в указанной плате могло быть применено подобное "зеркальное" назначение цепей и как в таком случае функционирует интерфейс; за счёт чего происходит "восстановление" правильного порядка? Верно ли предположение, что для PCI Express в Artix-7 при создании схемы возможно произвольное назначение цепей в пределах передающей и принимающей групп с последующим переназначением в проекте?

Спасибо.