что использовать для описания pll - create_generaned_clock или derive_pll_clocks? Опции

[S_Hawk]

(после прочтения "Synopsys Design Constraint — язык задания временных ограничений на примере Altera TimeQuest. Часть 2" вопрос возник)

Развейте, плиз, мои сомнения:

Если выход PLL в .sdc-файле описать через

create_generated_clock -name clk2 -source [get_ports {iclk}] [get_pins {plllaltpll_componentlauto_generated|plniclk[0]}]

, то при трассировке путей временной анализатор в пути нового клока не учтет задержку от входа исходного клока iclk до входа PLL и, тем самым будет вносить ошибку в расчет времянок?
В отличие от использования derive_pll_clocks, который сгенерирует строку:

create_generated_clock -source {plllaltpll_componentlauto_ generated|pll1linclk[0]} -name {plllaltpll_componentlauto_generated|pll1lclk[0]} {plllaltpll_ componentlauto_generated|pll1lclk[0]}

и в этой строке, по идее, должна быть учтена задержка между iclk и входом PLL?

Или я что-то неправильно понимаю?
Т.е. вопрос, конечно, не в выборе команд, а правильности указания в create_generated_clock порта iclk вместо выхода PLL


Сообщение отредактировал S_Hawk - Jul 7 2018, 14:09