Готовые PCI ядра, Какое выбрать? Опции

[DimaV]

Я поначалу пытался исправить эту фичу, но залез в такие дебри что забил на это на все (тем более что я не люблю верилог, пишу на VHDL).

[keyru]

2 DimaV, keyru - спасибо, туман начинает потихоньку рассеиваться.
Эти лишние 2  wait state - связаны с особенностями Wishbone или необходимостью реклока с тактовой пользователя на тактовую PCI? Вроде в спецификации самой Вилки временные диаграмы  без задержек...

вилка точно ни причем,синхронизация думаю тоже(ведь читать можно нормально) просто в корке WB rev3 сделана враппером для более ранней версии в которой регистровый фидбэк не был ещё специфицирован и разработчикам пришлось модифицировать протокол для того чтобы получить берстовый доступ(добавлен сигнал CAB_I) плюс как то мутно,c потерей лишнего такта, сделана запись в FIFo. а если кратко- просто так написана корка))

[Vitёk]

Однако, какие забавные подробности выплывают.

как то мутно,c потерей лишнего такта, сделана запись в FIFo

Это надо было постараться. Зачем? Я понимаю на чтение, где задержки неизбежны... Но на запись!? Даже контроль переполнения если делать, всё равно можно обойтись без них... Может фифо на запись у них хватило терпения вылизать, а на чтение просто положили? Типа работает и фиг с ним.

просто так написана корка

Сейчас скармливаю её в ActiveHDL, и буду пытаться симулить. Время пока есть, и рискнуть можно. У меня пока что впечатление, что вещь хорошая, только непричёсанная. Если разобраться и довести до ума - то всем будет хорошо. (ключевое слово в этой фразе - "если":))
Спасибо!

Где можно достать готовые тестбенчи для PCI?

[DimaV]

Я использовал тестбенч который прилагался к XILINX LogiCore. Дописал функции RD/WR-burst. ядро LogiCore так и не удалось протестить на практике, тестил только модель (жду почту).

[Vitёk]

Это которые в $Xilinx\coregen\ip\xilinx\gip1\com\xilinx\ip\pci32_v3_0\fileset\v3.0.116.zip ?
Оно всё, оказывается, под рукой лежит, а я и не знаю...

[anatol1983]

А у кого нибудь есть инф-я по Wishbone на русском?

[Vitёk]

К вопросу о тестбенчах. Сначала собрал вместе OpenCore'вский PCI-мост и Xilinx`овый тестбенч. Сразу насторожило то, что не выполняются команды чтения конфигурации, хотя все необходимые сигналы присутствуют. (Присутствуют на мой взгляд, ибо в тот момент моё понимание работы PCI было мягко говоря неполным). То же самое произошло, когда были собраны вместе Xilinx PCI core и его же тестбенч. Меня это озадачивает до сих пор... Ну да и фиг с ними. Благо что OpenCore вместе с исходниками своего моста предлагает и свой навороченный тестбенч, и это всё превосходно симулится.
А что касается вопроса, вынесенного в заголовок темы - то буду делать сам . При ближайшем рассмотрении оказалось, что не так страшен чёрт, как его малюют. Правил, определяющих поведение устройств на шине очень мало, на пальцах можно пересчтитать. А спецификации раздуты до страшных размеров потому, что там всё размусолено, и каждый нюанс обсасывается в 50 разных местах, вперемешку с другими. (ИМХО если всё лишнее повыкидывать, то весь PCI уместится на 3 страницах.) Так что пока есть время - буду разбираться, и к моменту выхода устройства в свет большая часть прошивки будет готова. И, ессно, сразу буду закладываться на 66 МГц.

[TriD]

С PCI пока не разбирался совсем, но попробовать на практике уже успел
Взял PCI-ную корку из LogiCore и засунул ее в эвалюшен боард от AVNET, а затем в комп (селерон там какой-то). Комп нормально загрузился, определил наличие нового PCI-ного девайса. С помощью WinDriver'a удалось что-то по-писать/по-читать в выделенную облать. Это все. Корка, на первый взгляд, работает, дальше ковыряться пока нет времени (просто проверил саму возможность использования этой коры в будущих проектах).

[bve]

Вопрос в тему: у Альтеры было немало ядер. Последние, насколько я понимаю,
оптимизированы под Quartus, скажите, пожалуйста, где можно добыть ядра, оптимизированные под Max+Plus, и, желательно, для серии 1K. На FTP пожалуйста не ссылайтесь, рылом еще не вышел.