Открытый проект одноплатного компьютера на базе ARM AT91SAM9260, Новости по разработке, вопросы к сообществу разработчиков Опции

[BuroKRAT]

Приветствую всех заинтересованных в открытом проекте одноплатного компьютера на базе ARM процессора. Я хотел бы рассказать вам о том, как продвигается работа и к чему она приведет. Т.к. проект довольно объемный я надеюсь на помощь сообщества в его проектирование, отладке и составление полноценной документации.
Как уже сообщалось в рассылке среди людей сделавших предварительный заказ, я нашел фирму, где готовы помочь с производством всего железа и обеспечить дальнейшее развитие проекта, с одним но: рисунок печатной платы будет распространяться только с готовым изделием и под академической лицензией, все остальное будет открыто. Такое сотрудничество позволит снизить цену запаянного и оттестированного комплекта до цены около 100$ (практически по себестоимости компонентов) не считая доставки.

Прошу внимательно отнеситесь к этому сообщению, тк именно ваше содействие не просто ускорит выход проекта, но и может внести существенные корректировки его ход.


Вкратце об архитектуре:

• Процессор ARM9 200MIPS, Atmel AT91SAM9260
• Оперативная память SDRAM 64МБ/128МБ (два чипа 256 Мбит 16х16 или один 512Мбит 32х16), разрядность шины памяти 32 бита.
• Встроенный NAND Flash на 256, 512 или 1024Мб (наприсмер Samsung K9F2G08U0A-P).
• Часы реального времени (Integrated RTC/Alarm and 64Kb FRAM) на I2C
• USB host 1 порт, 12Мбит/с
• USB device 1 порт, 12Мбит/с
• RS-232 (отладка) + COM0(Порт модемный)|COM1(RS232) или вместо COM портов 4 RS485 .
• Ethernet 10/100 (Micrel KS8721BL)
• IDE порт. 40pin (на шине памяти) или CF в IDE mode (3,3 TTL уровни на выход, совместимы с 5V на вход, на шине двунаправленные буферы с малой емкостью)
• LPT порт 3.3V TTL (2*13pin линейка, совместимая с выкидышами в обычных PC)
• CODEC AC97 - 2 входа, 2 выхода (наушники 16Ом).
• CMOS Image Sensor (порт)
• Serial Flash (будет просто возможность ее установки, но ставить ее не будем, тк грузиться можно будет и с NAND)
• SD интерфейс (сам разъем устанавливаться не будет, для экономии места)
• Video Controller на шине памяти (EBI) (возможно нецелевое использование, например как сопроцессор)
  • ALTERA Cyclone 2
  • 8 MB SDRAM на 32 битной шине в качестве видеопамяти
  • DVI порт с возможностью работы с аналоговым и с цифровым интерфейсом. Интерфейс реализован на отдельных аппаратных микросхемах, цифровой вход – на выходе видео (все будет предусмотрено для монтажа но можно играть на компонентах, устанавливая только требуемый интерфейс)

Убедительная просьба, прошу с пониманием отнестись к этим вопросам. Я физически не могу углубляться в области, требующие проработки, тк нужно развивать проект в целом. Если у вас есть уже наработки или же знаете готовые решения, то будет полезен любой материал и тем более ваше участие в проекте. Я нацелен на сотрудничество в развитие проекта.

Сами задачи:

I. По железу:

1. Для KS8721BL известна особенность, может включаться не одновременно с контроллером. В данной плате линия Reset должна быть выведена на отдельный вывод GPIO-порта. После инициализации работы контроллера, до начала работы с микросхемой физического уровня необходимо выставить на линии MII интерфейса адрес устройства и произвести Reset. Вывод Reset используется также для вывода микросхемы из глубокой спячки. Ввод в состояние анабиоза происходит путем записи в управляющий регистр флага. Она уже полностью разведена, за исключением резета. Я должен быть уверен, что в загрузчике будет возможность эту инициализацию обеспечить с любым пином идущим на резет, и не только в загрузчике, но и в линух сборке.
   
2. IC supervisor – нужен ли он при стабильном питание?
   
3. В качестве видеоадаптера будет стоять ALTERA Cyclone 2, для его нормально функционирования нужна конфигурирующая козявка, которая стоит денег, и от нее хотелось бы избавиться. Знаю, что существует возможность конфигурирования без нее с помощью JTAG и сторонним процессором. В нашем случае сторонним процессором будет 9260, мне нужны выдержки объясняющие протокол и схемотехнические решения. Можно и желательно в примерах.
   
4. Возможное и другое применение ПЛИСа, скажем в качестве сопроцессора. Но для этого нужно обеспечить IRQ к процессору. Какие есть переложения? Достаточно ли одной ноги или использовать дополнительный интерфейс?
   
5. На плате будут 2 JTAG – у 9260 и у ПЛИСа. Процессорный скорее всего будет выведен на нижнюю сторону платы в виде падов для пайки шлейфа с шагом 1.27. Это позволит сэкономить ценное место. Второй разъем пока под вопросом, я склоняюсь к тому чтобы его оставить в первозданном виде 5х2 IDC. Еще более продвинутый вариант – совмещение двух в один – принципиально это возможно, есть примеры объединения у некоторых производителей, но только между своей продукции. Может кто уже сталкивался с подобной задачей?
   
6. Теперь перечитаете еще раз описание железа и подумайте, чего не хватает, взвешенно и требовательно. Любые идеи могут быть полезны)

С железом вроде бы закончил, теперь перейдем к софтовым задачам. Не смотря на то, что железка пока в проекте, уже стоит озаботиться о программном инструментарии и

II. По софту:

1. Нужно выбрать IDE. Я хотел бы собрать общее мнение, если вы пользуетесь проприетарными средами, можете предложить и их. Все отлично понимают, что в нашей стране можно достать что угодно, даже допускаю, что у кого-то на месте работы установлен крупный и дорогой пакет, но для открытого проекта использование закрытых инструментов возможно (например демо версии KAIL c GCC - ограничений нету), но не обязательно – и это главное условие. А обязательное условие – доступность. (в принципе есть командная строка и GCC, не хватает makefile) Вот требования, которым должен удовлетворять:
   • Кроссплатформенность
     
   • Открытая лицензия GNU/GPL и их вариации
     
   • использование сторонних компиляторов
     
   • Интеграция с SVN(subversion server)
     
   • Возможность создания по шаблону итоговых проектов, готовых к употреблению (make file, bin loader) , хотя это можно и ручками)
     
   • Удобство работы
2. Нужно описать сборку и конфигурацию загрузчика для этого проекта. Сюда же упомянутая задача с инициализацией контроллера Ethernet и конфигурирование ПЛИС. Эту стоит уже сделать сейчас, чтобы можно было отладить первые экземпляры и удостовериться в их работоспособности. (Пример http://heavy-online.ru/arm-linux/ - сборка toоlchain для ARM и запуск linux на AT91RM9200)
3. На будущее нужны инструменты по созданию капитального обновления сборки как через так и с помощью загружаемого файла. Как прочессора, так и циклона. При этом заточенного именно для этого проекта, ну и оттестированного соответственно со всеми элементами этой платформы.
4. Теперь о десерте. Нужна помощь в создание видеоадаптера, точнее конфигурации ПЛИС. Вот минимальные функции ускорения, которые уже в проекте:
   • горизонтальная линия (простое заполнение строки)
     
   • генерация вектора (формируется построчно, в области памяти)
     
   • наложение на страницу (простое построчное замещение в области памяти)
     
   • наложение с альфа каналом (смешение, 8 бит)
     
   • наложение текста, вектора
   Если рассматривать структуру, то в ПЛИСе нужно реализовать:
   • работа с SDRAM (рефреш, адрессное про-во)
     
   • 4 буфера для видеопамяти
     
   • 2 входных буфера (массив данных и команды) представляющиеся для ARMа как микросхема памяти
     
   • целочисленный АЛУ
   Это все прикидки, требующие проработки. В данном вопросе требуется человек способный помочь реализовать все в коде.

Сейчас готово 70% разводки, размер платы будет 100*122, по ширине соответствует среднестатистическому HDD и крепежные отверстия позволяют крепить плату прямо к винчестеру. Подразумевается подключения HDD через небольшой шлейф. Компоновка внешних разъемов еще будет прорабатываться. Все компоненты будет устанавливаться на верхнюю сторону платы, для полной автоматизации монтажа и для того чтобы не было проблем установки платы на тот же винчестер.


По условию компании, которая согласилась взяться за производство этой платы, разводка будет распространяться только вместе с устройством и по академической лицензии, те для образовательных целей. К сожалению вся плата сейчас разводиться без применения Shematic’а прямо в PCB. Окончательная схема будет уже нарисована после. Сейчас же я готовлю блоксхему, где будет показаны все соединения. Этого будет достаточно для комфортного программирования.

Проект практически некоммерческий, наценка отсутствует. По желанию кроме самой платы в коробочке будет БП, и шнурки. Доставка за счет заказывающего, при этом не государственной почтой, дабы избежать проблем с потерей или повреждением.

Пока название у проекта arm9eb, но если у кого-то появится более созвучное содержанию, то можно изменить. Буду рад любым предложениям)

В итоге должен будет получиться проект, состоящий из запаянной платы ценой около 100$ с довольно большими возможностями. Вся программная часть будет открытой. Аппаратная же часть будет открыта только для образовательных целей.

Posted at LJ community ru_embedded, ru_opencomputer, ru_radio_electr,ru_hdl_fpga

PS: если кто хочет принять непосредственное участие в проекте, пишите мне на почту - у каждого будет возможность внести свой вклад =)

[BuroKRAT]

Думаю на фоне стоимости всего изделия более высокая цена будет не настолько ощутимой. Вот запайкой bga конечно могут быть проблемы.
Повторюсь развернуто.
Но если вы хотите повторить чтото вроде 2-слойной rainbow то по моему это не имеет права называтся SBC. Минимум 4-х слойка с нормальной частотой работы внешней памяти и 9263 прежде всего потому что 2 внешних шины - одна на память другая на циклон.

прошу быть чуточку внимательнее 9263 -только в бга. плата уже 4х слойном исполнении, используюя сейчас младшую модель проца можно отработать софт и переверию - имея такие наработки можно перехаодить не боясь напутать в разводке уже на бга... это первый шаг и pqfp корпус выбран сразу по нескольким параметрам, в тч простота поиска багов и их устранение... это уже не просто выбор конфигурации, а технологический парметр, такойже как ремонтопригодность и удобство проверки качества монтажа. что особенно критично в мелкосерийном производстве.
по поводу называть эту разработку SBC или нет - то считаю этот разговор на грани флуда...

[zltigo]

nStatus и Initdone никогда в реальных проектах не использовал

Дело хозяйское - лейте в своих проектах вслепую.

и речь то идёт не об однотипных контроллерах в цепочке, а об связке altera-atmel. совершенно ни к чему обьеденять их в одну jtag цепочку.

2-3-4 разнотипных (Altera-NXP-Infineon-Mitel)чипа вполне обыденное дело. Правда у младших Atmel проблемы были с JTAG , но я их не пользовал.

как раз не понимание этого вызывает удивление. но как грится если очень хочется мучиться, то пжлста обьедените в одну цепочку

"Непонимание" вызывает упор на низкоуровневую отладку FPGA одновременно с низкоуровневой отладкой ARM и отказ от boundary scan. Причем пожираемые под отладку ресурсы FPGA делают ее неприемлемой для плотных проектов в которых нельзя для отладки поставить pin-то-pin совместимый чип с большими ресурсами. Перетыкание бластеров проблема тоже не фатальная, ибо отладка FPGA более чем сомнительное действо а простая ее загрузка через контроллер имеется и никакого перетыкания не требует.

[Postoroniy_V]

Дело хозяйское - лейте в своих проектах вслепую.

2-3-4 разнотипных (Altera-NXP-Infineon-Mitel)чипа вполне обыденное дело. Правда у младших Atmel проблемы были с JTAG , но я их не пользовал.

"Непонимание" вызывает упор на низкоуровневую отладку FPGA одновременно с низкоуровневой отладкой ARM и отказ от boundary scan. Причем пожираемые под отладку ресурсы FPGA делают ее неприемлемой для плотных проектов в которых нельзя для отладки поставить pin-то-pin совместимый чип с большими ресурсами. Перетыкание бластеров проблема тоже не фатальная, ибо отладка FPGA более чем сомнительное действо а простая ее загрузка через контроллер имеется и никакого перетыкания не требует.

что значит вслепую ? есть confdone. его более чем достаточно. и работает очень даже замечательно не только в моих проектах.
от boudary scan я разве отказывался? сканируйте себе на здоровье
да уж...про ресурсы то...вы загнули. ибо
1) если планируется ставить ep2c5 он pin2pin совместим с ep2c8 во всех копрусах, и 8 тыщ LE уверяю вас, хватит и на отладку и на SVGA контроллер, но конечно особо не "пошикуешь"
2) можно поставить ep2c20 в pqfp 240. это жирный, всё относительно конечно, чип.
так что...."Ох уж эти сказочки..ох уж эти сказочники"

ну что ж, желаю удачи перетыкать и грузить fpga для отладки через контроллер, это конечно же заметно ускорит отладку в железе HDL кода.
и предлагаю не ставить разьём jtag для fpga вообще - вывести пады и кому нужна отладка тот и припаивает разьём

[zltigo]

от boudary scan я разве отказывался? сканируйте себе на здоровье

Как сканировать? Что сканировать? Соединения выводов одиночного чипа между собой? У Вас поворачивается язык назвать это сканированием?

да уж...про ресурсы то...вы загнули. ибо
...
8 тыщ LE уверяю вас, хватит и на отладку и на SVGA контроллер

А блоков памяти тоже хватит? Сколько под отладку отдадите? Один? два? - ну и что c парой каналов отладите? А что мешает упорно поминаемый Вами VGA контроллер вообще в железе не отлаживать?

2) можно поставить ep2c20 в pqfp 240. это жирный, всё относительно конечно, чип.
так что...."Ох уж эти сказочки..ох уж эти сказочники"

Кто-то собирался в 100 баксов за все изделие укладываться. Или уже нет?

[Postoroniy_V]

Как сканировать? Что сканировать? Соединения выводов одиночного чипа между собой? У Вас поворачивается язык назвать это сканированием?

А блоков памяти тоже хватит? Сколько под отладку отдадите? Один? два? - ну и что c парой каналов отладите? А что мешает упорно поминаемый Вами VGA контроллер вообще в железе не отлаживать?

Кто-то собирался в 100 баксов за все изделие укладываться. Или уже нет?

а что сканировать то уважаемый? два чипа в связке? грандиозно! а смысл? вы собираетесь производить тысячи таких плат?
язык повернулся как видите или может у вас есть своё видение сканирования в данном контексте?
Имхо это глупо, сканировать - никто не будет и как вы понимаете в 100 у.е. это уже точно не уложится. не так ли?

всё какие то перепалки да перескоки на личности похоже. "в своих" , "язык повернулся".
не учите меня жить ок? помогите материально!

блоков памяти хватит, уважаемый.
ep2c5 - 26 блоков
ep2c8 - 36 блоков

о каких каналах речь? так у вас есть всё таки готовый и не нуждающийся в отладке VGA контроллер ? так код студию, никто не против

я не собирался за 100 всё сделать, читайте пожалуйста весь тред.

[SpiritDance]

BuroKRAT
Удачи Вам в ваших начинаниях. Буду ждать перехода на 9263.

[zltigo]

всё какие то перепалки да перескоки на личности похоже. "в своих" , "язык повернулся".
не учите меня жить ок? помогите материально!

И в мыслях не было лично Вас учить жить. Уже писал - в своих проектах можете делать что угодно, как угодно и называть что угодно "сканированием" и "отладкой".
Что важно для этого проекта - решать его Автору.

я не собирался за 100 всё сделать, читайте пожалуйста весь тред.

Свой ориентир по цене, Автор назвал. Я его и придерживаюсь.

есть всё таки готовый и не нуждающийся в отладке VGA контроллер ?

Не вижу ни малейшей необходимости заниматься отладкой конкретно здесь поминаемого VGA контролера в "железе".

[dxp]

Перетыкание бластеров проблема тоже не фатальная, ибо отладка FPGA более чем сомнительное действо а простая ее загрузка через контроллер имеется и никакого перетыкания не требует.

Также предпочитаю раздельные JTAG порты для ПЛИС и процессора - отладка не на последнем месте стоит. Signal-Tap очень полезная штука и позволяет существенно сэкономить время на поиск ошибок. В отлаженном серийном изделии, наверное, это все излишне, но при разработке раздельный доступ очень удобен. Довелось однажды покувыркаться с перетыканием (правда не JTAG, LPT - на него были зацеплены байтбластер и FET для MSP430, второго порта не было), то еще удовольствие.

[zltigo]

Также предпочитаю раздельные JTAG порты для ПЛИС и процессора

Это однобокий подход . А все возражения при этом сводятся к "перетыкать" JTAG.

Signal-Tap очень полезная штука..

Какие проблемы? Абсолютно весь JTAG функционал включая Signal-Tap сохраняется, но добавляется возможнось полноценного boundary scan. Не для данного случая, но при наличии нескольких контроллеров которые поддерживаются JTAG адаптером работает их одновременная отладка. При сколь-нибудь продуманном процессе отладки к "перетыканиям" приходится прибегать крайне редко, ну а если не думать что и как делать, то хаос в мыслях естественно приведет и к многочисленным хаотическим "перетыканиям" .
Советую крепко думать, прежде чем принимать лобовое решение по размещению многчисленных JTAG разъемов.

[Postoroniy_V]

И в мыслях не было лично Вас учить жить. Уже писал - в своих проектах можете делать что угодно, как угодно и называть что угодно "сканированием" и "отладкой".
Что важно для этого проекта - решать его Автору.

Свой ориентир по цене, Автор назвал. Я его и придерживаюсь.
Не вижу ни малейшей необходимости заниматься отладкой конкретно здесь поминаемого VGA контролера в "железе".

Преогромное спасибо Вам, что разрешаете мне делать что и как угодно в моих проектах.
железная логика про необходимость
раз не видите необходимость - значит необходимость отлаживать в железе вообще отпадает как класс?

Это однобокий подход . А все возражения при этом сводятся к "перетыкать" JTAG.

Какие проблемы? Абсолютно весь JTAG функционал включая Signal-Tap сохраняется, но добавляется возможнось полноценного boundary scan. Не для данного случая, но при наличии нескольких контроллеров которые поддерживаются JTAG адаптером работает их одновременная отладка. При сколь-нибудь продуманном процессе отладки к "перетыканиям" приходится прибегать крайне редко, ну а если не думать что и как делать, то хаос в мыслях естественно приведет и к многочисленным хаотическим "перетыканиям" .
Советую крепко думать, прежде чем принимать лобовое решение по размещению многчисленных JTAG разъемов.

возражение "перетыкать" звучит, потому что возможно не только вы уважаемый, будете юзать данный девайс, а думаете имхо только о себе.
если пишите что для данного случая не подходит - зачем писать о том о чем осведомлены остальные?
имеется ввиду boudary scan.
и опять советы "крепко думать", уважаемый да не идиёты ж тут собрались. да все уже поняли или знают для чего оно сканирование нужно.

как бы ни было - автор сам разберётся что к чему.

[zltigo]

раз не видите необходимость - значит необходимость отлаживать в железе вообще отпадает как класс?

1.Наличие JTAG цепочки ничуть не мешает отладке.
2.Сколь-нибудь серьезная отладка автоматов типа конкретно поминаемого Вами VGA контроллера в железе не есть правильный путь. Вообще про отсутствие необходимости отладки я не говорил.

как бы ни было - автор сам разберётся что к чему.

Да.

возражение "перетыкать" звучит, потому что возможно не только вы уважаемый, будете юзать данный девайс, а думаете имхо только о себе.

Облегчу Вам жизнь - я точно не буду его использовать. В моих условиях предпочтительнее решения
типа http://www.zao-zeo.ru/catalog/sbc.html - большая гибкость (не закос под недоPC), нормальное многослойное исполнение при реальных а не декларируемых 100USD.

[Postoroniy_V]

1.Наличие JTAG цепочки ничуть не мешает отладке.
2.Сколь-нибудь серьезная отладка автоматов типа конкретно поминаемого Вами VGA контроллера в железе не есть правильный путь. Вообще про отсутствие необходимости отладки я не говорил.

Да.

Облегчу Вам жизнь - я точно не буду его использовать. В моих условиях предпочтительнее решения
типа http://www.zao-zeo.ru/catalog/sbc.html - большая гибкость (не закос под недоPC), нормальное многослойное исполнение при реальных а не декларируемых 100USD.

мда уж...вообщем мне всё ясно.

[BuroKRAT]

BuroKRAT
Удачи Вам в ваших начинаниях. Буду ждать перехода на 9263.

Спасибо) думаю отладив на 9260 программные и схемотехнические решения, перейти на 9263 будет намного быстрее и проще, чем начинать с нуля. а отличаются они фактически периферией)

Также предпочитаю раздельные JTAG порты для ПЛИС и процессора - отладка не на последнем месте стоит. Signal-Tap очень полезная штука и позволяет существенно сэкономить время на поиск ошибок. В отлаженном серийном изделии, наверное, это все излишне, но при разработке раздельный доступ очень удобен. Довелось однажды покувыркаться с перетыканием (правда не JTAG, LPT - на него были зацеплены байтбластер и FET для MSP430, второго порта не было), то еще удовольствие.

скорее всего так и будет 2 раздельных порта JTAG, тк при объединение в цепочку могут быть трудности.

также конфигурация FPGA будет происходить по SP либо процом, либо через байт бластер. (jtag в качестве прошивальщика получаеться очень медленным)

1) если планируется ставить ep2c5 он pin2pin совместим с ep2c8 во всех копрусах, и 8 тыщ LE уверяю вас, хватит и на отладку и на SVGA контроллер, но конечно особо не "пошикуешь"
<...>
ну что ж, желаю удачи перетыкать и грузить fpga для отладки через контроллер, это конечно же заметно ускорит отладку в железе HDL кода.
и предлагаю не ставить разьём jtag для fpga вообще - вывести пады и кому нужна отладка тот и припаивает разьём

ну не пин к пину, но учесть можно) спасибо за грамотный совет. а пады оставлять или полный разъем ставить - это уже как позволит место на плате =) но он точно останется

[zltigo]

будет 2 раздельных порта JTAG, тк при объединение в цепочку могут быть трудности.

Вот так и рождаются и долго живут "решения". Помнится Вы позиционировали проект, как учебный - вот и посмотрят и другие будут тупо повторять 2 JTAG . Думая "наверное проблемы"
Думаете у меня сразу цепочка появилась? Нет . В первом армовском проекте было 2 JTAG по очень простой причине - коллега который делал никогда не видел соединения в цепочку и упорно повторял ваши-же слова "могут быть трудности" . Причем он хотел 3 JTAG - еле заставил поставить два - один на CPLD и FPGA (типа в случае чего FPGA отрезать для пошивки CPLD). Второй JTAG на ARM. Так-что мне все эти разговоры не впервой . Я по интернету и форуму копался - искал подводные камни и аргументы, разница только в том, что я искал, как сделать а не, как не сделать.

P.S.
Вот теперь я все сказал.

[BuroKRAT]

Вот так и рождаются и долго живут "решения". Помнится Вы позиционировали проект, как учебный - вот и посмотрят и другие будут тупо повторять 2 JTAG . Думая "наверное проблемы"
Думаете у меня сразу цепочка появилась? Нет . В первом армовском проекте было 2 JTAG по очень простой причине - коллега который делал никогда не видел соединения в цепочку и упорно повторял ваши-же слова "могут быть трудности" . Причем он хотел 3 JTAG - еле заставил поставить два - один на CPLD и FPGA (типа в случае чего FPGA отрезать для пошивки CPLD). Второй JTAG на ARM. Так-что мне все эти разговоры не впервой . Я по интернету и форуму копался - искал подводные камни и аргументы, разница только в том, что я искал, как сделать а не, как не сделать.

P.S.
Вот теперь я все сказал.

хорошо, тогда я задам вопрос, как человеку которые уже знает как объединить 2 интерфейса разных чипов - как на такое подключение будет реагировать отладочный софт?, что нужно для его нормального функционирования (конфигурации, соблюдение правил, выставление адресов и идентификаторов?). я сейчас спрашиваю как и буду рад и благодарен информации, ссылкам и описаниям. Думаю что тк вы прошли этот этап проектирования, то у вас наверняка сохранилась информация и ссылки.